对于SGI中断是否能通过上述两个寄存器来enable和disable，这个由具体的实现（ IMPLEMENTATION DEFINED）来定义。
就在ChatGPT推动人工智能技术即将来到奇点的时候，美国出手将浪潮、 龙芯列入实体清单。这明显是在压制中国人工智能产业。
本文以Cortex-A53处理器为例，通过访问 处理器中的内部存储单元（tag RAM和dirty RAM），来读取cache line 中的MOESI信息。
在一个大系统中，我们所说这它是64位的，还是32位的，往往说的是kernel内核。事实上，在这么的一个大系统中，有着多级镜像，并非全都是64位的，也并非全都是32位的。如下一张图，便展示了某SOC系统中常用的一个执行状态
一 A53使用经典的big-LITTLE架构以下是一张比较早期的经典的big-LITTLE的架构图。图1图2二 A53的cache配置L1 data cache TAGA53的L1 Data cache遵从的是MOESI协议，如下所示在L1 data cache的tag中存有MOESI的标记位。图3MOESI state图4L1 Instruction cache TAGL1 instruction cache是只读的，所以也就无需硬件维护的多...
说明： 本文不考虑EL2，默认NS-EL2、S-EL2都是disabled的 本文以Armv9-aarch64、Armv8-aarch64为基准，不讨论aarch32的情况 中断控制器以gicv3/gicv4为例，不讨论其它中断控制器和gicv2。
思考: 1、在经典的 DynamIQ架构 中，数据是什么时候存在L1 cache，什么时候存进L2 cache，什么时候又存进L3 cache，以及他们的替换策略是怎样的？比如什么时候数据只在L1？什么时候数据只在L2？什么时候数据只在L3？还有一些组合，比如什么时候数组同时在L1和L3，而L2没有？这一切的规则是怎样定义的？2、本文不讨论什么...
ARM 架构刚开始开发时，处理器的时钟速度和内存的访问速度大致相似。今天的处理器内核要复杂得多，并且时钟频率可以快几个数量级。然而，外部总线和存储设备的频率并没有达到同样的程度。可以实现可以与内核以相同速度运行的小片上 SRAM块，但与标准 DRAM 块相比，这种 RAM 非常昂贵，标准 DRAM 块的容量可能高出数千倍...
前面写了一篇 STM32的完整启动流程分析，但是感觉有些地方没有完全理明白，因此对不清楚的地方又做了一些总结。
Arm A-profile 架构的有一个长期缺陷就是不支持不可屏蔽中断 (NMI) 。2021年，ARM宣布讲支持NMI，所谓支持其实就是看CPU是否支持？GIC是否支持？但是究竟什么是 NMI，操作系统软件如何使用这些功能，以及当有多种方法可以屏蔽它们时，为什么它们被称为不可屏蔽？这篇博文更详细地探讨了这些问题。
思考：页表最大支持几级页表查询?虚拟地址的有效位一般是多少？最大是多少？虚拟地址的高16bit的用途？查询到的页面的大小，可以是多大？
随着越来越多的设备实现互联，人们对关键资产的保护需求也在升温。传统上，此类支持由硬件安全模块 (HSM) 提供，但在过去十年中，可信执行环境 (TEE) 的使用显着增长。本文旨在让读者了解这两种解决方案之间的区别以及它们对不同场景的适用性。
Armv9-A于2021年3月推出，代表了ARM对未来十年未来3000亿芯片计算平台的愿景。上一次我们讨论了Armv9-A中添加的一些关键扩展，如无特权访问[PAN]、指针身份验证码[PAC]、分支目标标识[BTI]等。
本文引入了Arm V9-A架构的扩展——Realm Management Extension（RME）。
2023年6月20日至6月26日，正值端午期间，极术社区联合安谋科技学堂和极客时间组织了【端午福利】200张半年极客时间会员免费领，学习芯片/ChatGPT/AI/音视频/操作系统，来回馈社区用户对极术社区的支持。活动获得了很多工程师和同学们的支持。下面将中奖名单公布如下：
Arm 是一家设计智能手机的CPU内核的公司，并且每年它都会进行新的迭代，这些迭代随后将集成进芯片SOC，例如当年的旗舰 Snapdragon 、 MediaTek Dimensity。2023年，发布了新的旗舰级内核： Cortex-X4 超大核、Cortex-A720 性能大核和 Cortex-A520 功耗小核。这些core构成了公司新的 Arm v9.2 兼容设计和公司的 2023 年整...
为了提高格基密码算法的性能，近年来出现了大量格基密码算法加速器设计的学术论文和产品。已有工作指出，格基密码算法运算的性能瓶颈之一，为基于数论域变换（NTT）的模多项式乘法。本研究针对NTT电路IP的性能与可扩展性需求，提出了一个经过形式化证明的通用设计方法。
异常和中断是ARM中非常重要的组成部分。学习Arm安全架构就需要把异常和中断这两个学好。硬件外设产生外部中断，传到中断控制器中，根据中断enable和分组优先级，来路由到对应target来处理。周贺贺老师给我们讲解了大系统中断路由的9种示例，由当前Runtime在ATF、REE、TEE三种状态以及需要响应NS-Group1、S-Group1、Group...
术语: DMB – Data Memory Barrier DSB – Data Synchronization Barrier ISB – Instruction Synchronization Barrier 思考：内存屏障到底屏的什么？为什么要用内存屏障？乱序执行是怎样的一个乱序？为什么会出现乱序?
在armv8/armv9的aarch64架构下，软件的启动流程：BL1--->BL2--->BL31--->BL32--->BL33....
