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引用协议的话来回答吧。：）Hardware coherency enables the sharing of memory by system components without the requirement to performsoftware cache maintenance to maintain coherency between caches.Regions of memory are coherent if writes to the same memory location by two components are observable i...
在CHIB中已经没有inner outer的定义了，只有sharable和nonshareableCCI500是有的，在CCI500看来inner=outer但是CPU对于sharebale的定义要小心，请与CPU的人讨论
协议的实现是直接物理综合而成的吗？还会有其自身的固件吗？不太理解这个问题。:)
比如大小核的设计中，两个cluster共享指令或者数据，这个时候就会用到hardware coherency
如果硬件层面支持数据一致性，那基于write-invalidate的机制，通过snoop是可以实现的如果硬件不支持，只有靠软件去保证数据一致性
是的，特别是读写同时进行的时候，由于AHB的读写command是同一组线，而导致data线上的带宽无法完全使用。AXI的读写通道是分开的，加上outstanding的支持，带宽利用率非常高
AXI协议在设计总线的时候，会由于ordering的要求而导致一些情况可能会出现deadlock，不同的公司采用的解锁方式可能不同。ARM采用了三种方式：single slave/single slave per ID/single slave per ID， SAS
如果是out of reset后的第一笔， hready必须有效，也就是无address phase和data phase 重叠的时候，address phase的hready必须有效
不同的GIC采用的接口可能不同，有一些高端的会采用AXI4S作为链路层传输GIC定义的协议层的message
dummy master不需要，除非你用来做wapper，当master非正常reset的时候，需要一个dummy master wrap来阻挡来自slave的数据（reset之前的transaction）default是必须的，不过这个一般在interconnect设计中已经实现了
结合具体的bus硬啃吧，fighting：）
burst概念上没有区别。AXI定义的是burst 长度，AHB定义的是 burst 类型
AHB-lite无法使用，因为如果不是Address phase和data phase的重叠，address phase无法block。
Inner常用于code贡献，outer常用于data贡献。在CCI的典型设计中，inner/outer不区分
最后多加实践，尝试做些master/slave或者transmitter/receiver的设计从而理解规则，尽可能在实践中学习。
