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    验证人员应该以何种角度阅读spec

    在开发流程中,设计和验证人员关注的点肯定是不一样的,尤其在spec的理解上,验证人员往往需要有自己独立的理解。在拿到spec时,作为验证人员,应该如何提炼其中的功能从而转化为对应的reference model以实现和详细设计的交叉验证。

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    有关FPV

    有些输入表示设计的某些特性,暂时不关心,例如我们之前的密码锁设计中的override信号。在验证环境中,我们主要验证输入数据组合对锁的是否打开影响,所以将override信号约束为0

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    FPV和Simulation的不同

    基于前文,我们对于FPV工具已经有了基本的了解了,下面我们进一步分析FPV与EDA仿真(simulation)有何不同。

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    搭建FPV验证环境(2)

    断言是整个FPV流程的焦点,即我们想要证明的最终目标。如果不考虑算力,理想情况下我们能够证明或者证伪所有的断言。

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    搭建FPV验证环境

    一、什么是FPV?FPV是一种用来证明使用SVA或类似的语言描述的RTL属性的方法。 上图说明了一个FPV工具执行的框图。FPV的输入:1、RTL模型2、要证明的一组属性:assertions 和cover3、一组约束条件:assumptions以及时钟、复位FPV的输出1、已证明的属性列表(proven assertions)2、无法覆盖的场景(unreachable cover poi...

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    国际上有哪些知名的第三方验证公司

    作者:知乎匿名用户 原文链接:芯片验证工程师微信公众号: 推荐阅读有关验证的问题System Verilog面试题(四)更多IC设计技术干货请关注IC设计技术专栏

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    有关验证的问题

    交付给验证工程师的规格对设计最原始需求的翻译,这两者并不是等同的。保证满足设计的原始需求才是验证工程的终点。

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    关于SVA断言

    本文将使用一个简单的Arbiter(仲裁)设计示例展示SVA断言的概念和用法。 这个仲裁器有四个请求口req ,gnt信号指示哪个请求被授权。还有一个输入opcode允许使用命令来指定某些行为,例如强制一个特定的请求口获得优先级或者在一段时间内阻挡所有访问。还有一个输出op_error ,用来告警发送了错误的opcode 。

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    System Verilog面试题(四)

    01 如何在子类中调用父类的task?可以在子类中使用super关键字引用父类中的成员,尤其是该成员已经被子类覆盖。 {代码...} 仿真结果: {代码...} 02 rand 和 randc有什么区别?rand 是标准的随机变量。当对随机没有其他约束时,这些变量会均匀地分布。randc是一种周期循环,它随机迭代有效范围内的所有值。每次迭代不重...

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    System Verilog面试题(三)

    queue(队列)是一个可变大小的、有序的元素集合,类似于自动增长和收缩的一维数组。队列可用于建模先进先出缓冲或者先进后出缓冲。

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    一个SVA断言应用的示例

    本文将使用一个简单的Arbiter(仲裁)设计示例展示SVA断言的概念和用法。 这个仲裁器有四个请求口req ,gnt信号指示哪个请求被授权。还有一个输入opcode允许使用命令来指定某些行为,例如强制一个特定的请求口获得优先级或者在一段时间内阻挡所有访问。还有一个输出op_error ,用来告警发送了错误的opcode 。

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    System Verilog面试题(二)

    object是类(class)的实例。Class 是对象的定义。当创建一个类时,它不占用任何内存,但是当类的实例(对象)被创建时,它们会占用内存空间。

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    System Verilog面试题(一)

    Callback (回调)是指更改验证组件(driver、sequencer或者monitor)的行为而不更改组件代码的机制。它可以用于功能覆盖率建模,错误注入等功能。

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    概述Formal verification

    Formal verification的优势在哪里?首先我们应该都有一个共识:在数学上穷尽分析所有可能的RTL空间是最理想的验证结果,这也是传统的仿真很难做到的事情。FPV方法的优点包括:做正确的验证这句话可能比较哲学哈。以一个工程师的角度,你是否问了自己很多次:我们应该如何正在验证我们的设计? 理想的方法是从数学上证明...

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    什么是竞争冒险?如何避免?

    竞争冒险这个含义其实广泛存在各个领域,本质上是指当两个或多个进程同时访问一个相同对象的场景。 组合逻辑环 {代码...} 在一般的数字设计中不用使用组合逻辑环,需要在其中进行插拍(异步设计除外)。仿真竞争冒险:在两个或两个以上变量之间没有电路逻辑环,但有一个仿真反馈路径。 {代码...} Verilog语句块有很多是...

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    从寄存器结构上理解setup和hold time

    在数字电路的世界里,只有“0”和“1”。但是在实际电路中,信号的变化并不是一瞬间的事情,而是会经过一个上升或者下降时间,如下图。所以人们通常会将小于VDD*30%的电平定义为“0”;同时将大于VDD*70%的电平定义为“1”;而在这两者之间的电平属于不确定区。换句话说,在这个区域内的电平有可能是“0“,也有可能是“1”。

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    3个SystemVerilog新特性!

    硬件描述语言中有很多特殊的编译或者综合等工具的预执行指令,在某些场景下我们可以利用一下HDL之外的语法去指导工具,而不是信马由缰。这两个define可以在代码的任何部分之间使用,以保持Systemverilog的向后,即向verilog的兼容性。如果你一开始是使用Verilog搭建测试平台,然后希望迁移到SystemVerilog,或者你一开始...

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    提高验证效率,做一个不加班不丢球的高质量人类验证工程师

    编写测试计划/可重用验证环境/设计断言、定位RTL bug、实现代码覆盖和功能覆盖目标以及门级仿真和调试,是功能验证工程师在tapeout前经历的一些常见活动。

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    跨时钟域数据传输上的验证考量

    仅通过执行结构验证,就可以检测到许多CDC问题。这些检查比功能验证更简单、更快。因此,验证应从结构检查开始,检测到的问题应在转向功能验证之前进行修复。

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    同步和异步跨时钟域示例分析

    本文主要介绍各种类型的跨时钟域问题。同步时钟是指具有已知相位和频率关系的时钟。这些时钟本质上是来自同一时钟源。根据相位和频率关系,可分为以下几类:

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2019年10月10日 加入
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