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碎碎思

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    从FPGA说起的深度学习(一)

    这是新的系列教程,在本教程中,我们将介绍使用 FPGA 实现深度学习的技术,深度学习是近年来人工智能领域的热门话题。

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    怒删虚拟机,FPGA开发新宠-几步在Windows上安装桌面化Linux

    Linux上运行Vivado这类EDA工具要比Window上快很多,大概就是优化的问题,所以选择Linux上开发是一个比较好的选择(主要是免费)。国内习惯了Win系统,所以用Linux比较少,那么有没有既可以在Windows上做一些文档之类的编写办公,同时在Linux上做FPGA开发呢?

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    FPGA单独下载<固化文件>的解决方案

    对于FPGA工程师除了日常的调试工作以外,批量生产时候指导生成人员下载我们生成的固化文件也是我们的工作,所以今天讲一讲FPGA单独下载&lt;固化文件&gt;的几种方式。

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    Xilinx DDS Compiler IP 使用教程

    《优秀的IC/FPGA开源项目》是新开的系列,旨在介绍单一项目,会比《优秀的 Verilog/FPGA开源项目》内容介绍更加详细,包括但不限于综合、上板测试等。两者相辅相成,互补互充~

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    还在为没有项目做发愁?这几个神级开源网站,都是FPGA/IC项目

    下面我们就介绍几个开源网站,网站上会经常有一些开源项目,涉及各种各样的项目:SDR、图像处理、古老CPU复现。。。

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    Vitis AI-FPGA实时智能零售系统

    整个系统是以DPU为核心,在 DPU 上部署对象检测模型实现实时智能检测,该系统视频输入可以来自 VCU 解码的视频或来自相机的实时视频图像。

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    优秀的 Verilog/FPGA开源项目介绍(三十五)- TinyML

    绪论查看《为什么FPGA/ADC通信在工业领域下更喜欢用GPMC接口?》了解TinyML~今天介绍几个与TinyML相关的开源项目。TinyML Cookbook[链接]介绍这本书是关于 TinyML 的,TinyML 是一个快速发展的领域,位于机器学习和嵌入式系统的独特交叉点,可以使 AI 在微控制器等极低功耗设备中应用。TinyML 是一个充满机遇的激动人心...

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    双MIPI摄像头图像系统设计

    FPGA 的一大优势是我们可以实现并行图像处理数据流。虽然任务比较重,但是我们不需要昂贵的 FPGA,我们可以使用成本低廉范围中的一个,例如 Spartan 7 或 Artix 7。对于这个项目,将展示如何设计一个简单的图像处理应用程序,该应用程序平行处理两个摄像头。

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    AXI4-Stream视频IP介绍及系统设计指南(一)

    AXI4S视频IP介绍及系统设计指南(一)本文主要介绍使用AXI4S(AXI4-Stream)接口的视频IP细节。介绍本文总结了AXI4S接口视频协议,该协议在视频IP中的应用,其中AXI协议参考:[链接]对于做过BT.1120总线的,这部分学习起来一点问题没有,只不过信号名称稍微修改了一下。1.1 AXI4-Stream 信号接口AXI4S携带实际的视频数据...

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    ​构建自定义 AXI4-Stream FIR 滤波器

    《优秀的IC/FPGA开源项目》是新开的系列,旨在介绍单一项目,会比《优秀的 Verilog/FPGA开源项目》内容介绍更加详细,包括但不限于综合、上板测试等。两者相辅相成,互补互充~

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    FPGA项目开发之AXI Stream FIFO IP

    Xilinx Vivado中提供了AXI FIFO和AXI virtual FIFO类似IP,这篇文章主要通过实例来讲解这两个IP的使用方法。

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    在 FPGA 上快速构建 PID 算法

    《优秀的IC/FPGA开源项目》是新开的系列,旨在介绍单一项目,会比《优秀的 Verilog/FPGA开源项目》内容介绍更加详细,包括但不限于综合、上板测试等。两者相辅相成,互补互充~

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    FPGA的发展历史

    在过去的十年中,可编程逻辑器件(PLD)市场不断增长,对PLD的需求不断增加。具有可编程特性且可编程的芯片称为PLD。PLD也称为现场可编程器件(FPD)。FPD用于实现数字逻辑,用户可以配置集成电路以实现不同的设计。这种集成电路的编程是通过使用EDA工具进行特殊编程来完成的。

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    想用FPGA加速神经网络,这两个开源项目你必须要了解

    之前介绍的项目《优秀的 Verilog/FPGA开源项目介绍(十四)- 使用FPGA实现LeNet-5 深度神经网络模型》最后我们分析了,纯FPGA实现神经网络的缺点,以及现在FPGA厂家的加速方案,这里引用一下:

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    SystemVerilog-归约运算符(Reduction operators)

    数字硬件建模SystemVerilog-归约运算符(Reduction operators)经过几周的更新,SV核心部分用户自定义类型和包内容已更新完毕,接下来就是RTL表达式和运算符。马上HDLBits-SystemVerilog版本也开始准备了,基本这一部分完成后就开始更新~介绍归约运算符对单个操作数的所有位执行运算,并返回标量(1位)结果。表5-9列出...

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    FPGA项目开发之同步信号和亚稳态

    让我们从触发器开始,所有触发器都有一个围绕活动时钟沿的建立(setup time)和保持窗口(hold time),在此期间数据不得更改。如果该窗口中的数据实际发生了变化,则触发器的输出将进入不确定状态,这既不是逻辑 0 也不是逻辑 1。在定义的恢复时间(recovery time)后,触发器输出将恢复为逻辑 0 或逻辑 1。

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    优秀的 Verilog/FPGA开源项目介绍(三十四)- PDM音频接口设计及信号处理

    整个方案实现的原理主要是将PDM输出到FPGA管脚然后经过低通滤波接到比较器负端,Digital Filter换成累加器,就变成了真正的1-Bit ADC。可以量化模拟比较器正端电平。参考见下图:

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    FPGA项目开发之 7 系列 FPGA 高级 SelectIO 逻辑资源

    IO 灵活性是FPGA 最大的优点之一。如果我们设计的 PCB 信号走线不完美,IO的灵活性使我们能够对齐进入设备的高速数据,帮助我们摆脱困境。

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    FPGA项目开发之 7 系列 FPGA IDELAY2 / ODELAY2

    IO 灵活性是FPGA 最大的优点之一。如果我们设计的 PCB 信号走线不完美,IO的灵活性使我们能够对齐进入设备的高速数据,帮助我们摆脱困境。

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    基于 FPGA 的低成本、低延时成像系统

    《优秀的IC/FPGA开源项目》是新开的系列,旨在介绍单一项目,会比《优秀的 Verilog/FPGA开源项目》内容介绍更加详细,包括但不限于综合、上板测试等。两者相辅相成,互补互充~

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2020年11月24日 加入
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