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碎碎思

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    Verilog HDL-同步技术

    在芯片设计中,数据同步和在不同时钟域之间进行数据传输会经常出现。为避免任何差错、系统故障和数据破坏,正确的同步和数据传输就显得格外重要。这些问题的出现往往比较隐蔽,不易被发现,因此正确进行跨时钟域处理就显得极为重要。实现数据同步有许多种方式,在不同的情况下进行恰当的同步方式选择非常重要。以计算机...

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    串行总线技术(一)-串行总线结构(以PCIe为例)

    在早期的计算机系统中,多数外围设备使用并行总线结构。这些总线包括PCI和PATA(并行ATA)。当通信速率较低时,并行总线结构可以设计得非常简单和有效,可以连接大量外围设备。通过使用中央仲裁机制,可以方便地实现总线设备间的通信:然而,当速率和带宽不断增加时,并行结构的潜力不断被发掘并不再能够满足系统设计要求。

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    优秀的 Verilog/FPGA开源项目介绍(一)-PCIe通信

    今天开始会陆续介绍一些优秀的开源项目,项目基本都是和FPGA或HDL相关的。对于一些找工作或者急需项目经验的人来说,这些项目都有一定的参考价值。

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    国外VHDL& Verilog IP Resource 下载网站列表

    [链接] Open Cores Repository. The Open Cores web site seems to be the central repository for a wide variety of computer peripheral designs and is definitely worth checking out. The Open Cores site has a link page to other resources, so I won't include them all here. [链接] Jan Gray's Risc CPU Web...

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    【开源】我们和童年的距离,就是一台游戏机-用FPGA DIY一个NES游戏机

    现在回忆起小时候,总觉得那时候日子特别美好。 儿时的我们虽然没有手机,但是却一点也不会无聊。尤其是和小伙伴们一起偷偷地玩游戏机。

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    RTL与LUT的关系理解

    布局布线后,点击“Chip Planner”,Chip Planner打开后可以看到在版图模型中有一个块蓝色区域的颜色变深,说明有该区域的资源被占用,我们知道这是一个逻辑阵列块LAB,我们将该区域放大

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    Verilog inout端口使用详解

    下面我们用三种方法去实现inout,先说明一下,第一种方法的结果与其他两种方法不一样,估计有问题,不推荐使用。

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    Verilog数字系统基础设计-数据转换器

    在一些应用中,两个电路模块交界处,一个电路模块的输出数据位宽大于另一个模块的输入数据位宽,此时需要进行数据转换。例如,在SATA控制器中,内部数据位宽为32比特,但是与外部物理收发器PHY的接口通常为16比特或8比特。同样的,从PHY接收到的数据也是16比特或8比特,数据交给控制器后,在其内部使用之前转换为32比特...

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    数模混合信号建模语言Verilog-AMS

    很多人做模拟电路的朋友,都希望有一款“模拟FPGA”,希望有一个“模拟的Verilog”,但现实是没有“模拟的Verilog”只有混合信号建模语言-Verilog-AMS,今天就简单介绍一下-Verilog-AMS。

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    FPGA设计原则总结

    这里的面积指一个设计消耗 FPGA/CPLD 的逻辑资源的数量,对于 FPGA 可以用消耗的 FF(触发器)和 LUT(查找表)来衡量,更一般的衡量方式可以用设计所占的等价逻辑门数。

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    高速串行通信常用的编码方式-8b/10b编码/解码

    8b/10b编码/解码是高速串行通信,如PCle SATA(串行ATA),以及Fiber Channel中常用的编解码方式。在发送端,编码电路将串行输入的8比特一组的数据转变成10比特一组的数据并输出;在接收端,解码器将10比特一组的输入数据转换成8比特一组的输出数据。编码和解码采用相同算法,整个过程就是8b/10b编码/解码过程。

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    使用 Verilog HDL 在 FPGA 上进行图像处理

    该FPGA项目旨在详细展示如何使用Verilog处理图像,从Verilog中读取输入位图图像(.bmp),处理并将处理结果写入Verilog中的输出位图图像。提供了用于读取图像、图像处理和写入图像的完整 Verilog 代码 。

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    你的FIFO稳定吗?了解一下格雷编码/解码及异步FIFO的应用

    格雷编码是由弗兰克•格雷于1953年发明的,最初是以发明专利的形式出现的。格雷码的主要特点是相邻编码值中只有一个比特发生改变,下面表中给出了3比特及4比特格雷码和对应的二进制编码,从中可以清楚地看出这一特点。这一特点使得格雷码有着非常广泛的应用。

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    (Xilinx)FPGA中LVDS差分高速传输的实现

    低压差分传送技术是基于低压差分信号(Low Volt-agc Differential signaling)的传送技术,从一个电路板系统内的高速信号传送到不同电路系统之间的快速数据传送都可以应用低压差分传送技术来实现,其应用正变得越来越重要。低压差分信号相对于单端的传送具有较高的噪声抑制功能,其较低的电压摆幅允许差分对线具有较高的数...

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    Verilog数字系统基础设计-奇偶校验

    奇偶校验是一种简单、实现代价小的检错方式,常用在数据传输过程中。对于一组并行传输的数据(通常为8比特),可以计算岀它们的奇偶校验位并与其一起传输。接收端根据接收的数据重新计算其奇偶校验位并与接收的值进行比较,如果二者不匹配,那么可以确定数据传输过程中岀现了错误;如果二者匹配,可以确定传输过程中没有...

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    2021年半导体产业链EDA行业研究报告

    通过对比国内外半导体与 EDA 行业发展历史与现状,我们认为在国内半导体设计 /制造等全链条加速发展的背景下,EDA 在国内半导体产业的渗透率有望从 0.6%提升至 2.6%,产值望超 300 亿元,其中国产化比例有望大幅提升。

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    Verilog数字系统基础设计-检错与纠错(汉明码、BCH编码等)

    在过去的50到60年中,检错与纠错技术有了长足的发展。现今我们对检错和纠错理论有了更好的理解,并且该理论还在不断的发展。编码理论已经成为一个特殊的技术领域,主要研究检错与纠错技术及其背后的数学理论。这里我们将从应用角度讨论不同的检错与纠错技术,不过多地涉及数学细节。

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    Verilog数字系统基础设计-扰码与解扰

    扰码可以对原始的用户数据进行扰乱,得到随机化的用户数据。发送电路在发送数据前先对数据进行随机扰乱,接收电路使用相同的扰乱算法重新恢复出原始的数据。

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    Verilog数字系统基础设计-LFSR

    LFSR(线性反馈移位寄存器)用于产生可重复的伪随机序列PRBS,该电路由n级触发器和一些异或门组成。在每个时钟周期内,新的输入值会被反馈到LFSR内部各个触发器的输入端,输人值中的一部分来源于LFSR的输出端,另一部分由LFSR各输出端进行异或运算得到。

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    你见过1-bit CPU吗?

    在20世纪80年代4位、8位CPU逐渐成为主流,但是当时的CPU发展还处于探索阶段,所以各种“奇葩”的CPU都有出现,今天给大家带来1-bit CPU MC14500和GI SBA。两者差不多以MC14500为例看下这款“奇葩”CPU。

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2020年11月24日 加入
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