作者：Samuel K. Moore
编译：芒果果
如今，几乎所有数字设备背后的逻辑电路都依赖于两种晶体管的配对，NMOS 和 PMOS。同样的电压信号下，其中一个开启另一个就会关闭，把它们放在一起意味着只有其中之一发生变化时电力才会流动，这大大降低了功耗。
随着对芯片能力要求的不断提升，电路就要继续缩小。最近，英特尔在IEEE 国际电子元件会议上，展示了一种不同的方法，把原本相邻的一对晶体管堆叠在一起。该方案有效地将简单的 CMOS 电路的占用空间减少了一半，这意味着未来集成电路的晶体管密度可能翻倍。
堆叠方案使逆变器面积减半
堆叠方案首先使用被广泛认可的下一代晶体管结构，称为各种纳米片、纳米带、纳米线或全闸极器件。如今，晶体管的主要部分不再是由垂直的硅片构成，而是由多个水平的纳米薄片组成，这些薄片层层叠在一起。
英特尔工程师使用这些设备来构建最简单的 CMOS 逻辑电路，即逆变器。它需要两个晶体管，两个电源连接，一个输入互连和一个输出。即使当晶体管并排放置的时候，布置也非常紧凑。但是通过叠加晶体管和调整互连，逆变器的面积减半了。
堆叠技术的核心是对制造纳米片状晶体管步骤的修改
英特尔制造堆叠纳米片的配方被称为自对准过程，因为它在本质上是同一步骤制造这两个设备。这一点很重要，因为增加第二个步骤，比如，将它们构建在单独的晶圆上，然后将晶圆连接在一起，可能会导致未对准，从而破坏任何潜在的电路。
从本质上讲，这个过程的核心是对制造纳米片状晶体管步骤的修改。它从重复的硅和硅锗层开始。然后将其雕刻成一个细长的鳍状物，然后蚀刻掉硅锗，留下一组悬浮的硅纳米片。通常情况下，所有的纳米片都会形成一个晶体管。但是在这里，为了形成一个 NMOS 器件，顶部的两个纳米片连接到了掺磷的硅上，而底部的两个纳米片则连接到了掺硼的硅锗上，以生产 PMOS。
英特尔高级研究员、零部件研究主管 Robert Chau 表示，完整的“集成流程”更加复杂，但英特尔研究人员一直在努力使其尽可能简单。因为过于复杂的流程会影响用堆叠式 CMOS 制造芯片的实用性。
Robert Chau 说：“一旦掌握了这一点，下一步就是追求性能。”这可能将涉及改进 PMOS 器件，目前它们在驱动电流的能力方面落后于 NMOS。Robert Chau 表示，“这个问题的答案可能是在晶体管通道中引入‘strain’。这个想法是使硅晶体的晶格变形，以使电荷载流子能够更快地通过。”
其实，早在 2002 年英特尔就将 strain 引入了其设备中。在 IEDM 的另一项研究中，英特尔展示了一种在纳米带晶体管中同时产生压缩 strain 和拉伸 strain 的方法。
其他研究机构也在寻求堆叠纳米片的设计，它们有时被称为互补场效应管（complementalfets），或称为 CFET。比利时研究组织 Imec 率先提出了 CFET 概念，并在去年 6 月的 IEEE VLSI 会议上报告了构建过程。但是，Imec 组件并非完全由纳米片晶体管制成，它的底层由一个 FinFET 构成，顶层是一个单一的纳米片。
此前，媒体还报道过一种 CFET 结构，其中 PMOS 和 NMOS 各有一个单一的纳米片。英特尔的电路在三纳米片 PMOS 之上有一个两纳米片 NMOS，这更接近于需要叠加时设备的样子。
原文链接：https://spectrum.ieee.org/nan...
