引言：2021全球数字经济大会上指出，2020年我国数字经济规模近5.4万亿美元，居世界第二位；同比增长9.6%，增速位于全球第一。当前全球EDA市场规模约为百亿美元，但EDA对于芯片产业来说是一个异常重要的工具，其使用场景贯穿了芯片的设计、制造和封测全流程，撬动了上万倍产值的产业数字化发展。
随着芯片制造工艺越来越细，芯片集成度越来越高，芯片规模越来越大，包括设备、材料和工具在内的芯片产业供应链正在经历着巨变。尤其是被称为芯片行业“工业母机”的EDA，其面对的挑战更是前所未有的。
在过去几十年里，在这些EDA工具的帮助下，芯片产业得以发展到今天，并成长到现今的的规模。但进入最近几年，芯片设计又给EDA带来了新的要求。
芯片设计的验证之“苦”
根据应用场景的不同，EDA工具又可以分为设计、验证、制造等几大类。但正如前文所说，EDA正在迎来关键一役，这在EDA的关键一环——验证上体现得尤其明显。
所谓验证，在芯片设计流程中一般包含了需求定义、功能实现、功能验证、逻辑综合以及物理实现等几个方面。作为芯片设计过程中的重要一环，验证在芯片设计的每一个步骤都不可或缺，能帮助设计团队及时发现芯片设计的错误。也只有经过充分的仿真和验证，才能确保流片的质量。
特别是现在，随着芯片研发成本的极速增加，验证变得比以往任何时候更为重要。
据DARPA的报告介绍，回顾过去几十年芯片设计环境成本的转变，可以看到在上世纪八十年代年到2000年之间，因为工具可以轻易支持芯片的设计需求，因此其成本、设计时间都还算合理。自2000年到现在，芯片的设计成本急速升高。当中的一个关键原因就是我们迄今还没有找到一个超效率工具来应对当前复杂的芯片设计。在这种情况下，就倒逼工程师在芯片设计验证上花更多的功夫，以保证芯片设计的正确性和成功率。
事实上，从IBS的统计我们也看到，验证在芯片设计流程中的重要性也日渐增长。他们表示，芯片设计上的花费主要有两大块，分别是功能验证和软件的开发。这两方面也是造成芯片设计成本急速上升的主因。
芯华章首席科学家TC Lin也指出，验证的瓶颈会影响整个芯片的设计周期。这主要是因为不管在前期需求定义的阶段，还是在RTL综合之前，都需要把这个高层次设计做一个完整的验证；而在写完RTL之后，我们还需要通过综合获得门级电路，然后再经过布局布线来产生最后的线。在这过程中也有可能造成功能上的错误，为此必须要再做一次验证；即便在芯片流片回来之后，我们也还需要确定所有的工艺都是符合我们的需求，所以我们还避免不了一个post-silicon（流片后）的验证。
验证的三大痛点
业内人士普遍认为，验证环节面临三个痛点
1.工具缺乏兼容性；
虽然每个工具都能解决相应的问题，但是由于算法引擎上不能进行有效的交互与共享，无法做到互联互通、相互反馈。这就使得许多时候芯片研发都是在重复造轮子，甚至还出现使用不同的工具验证，得到并不一致结果的情况。
2.数据的碎片化，降低了验证重用的可能性，让结果的调试分析和验证收敛变得更加困难；
在芯片长达1-2年的验证流程中，往往会使用不只一种工具，每种工具都能产生验证覆盖率，但是融合共享覆盖率却迟迟难以实现。在碎片化问题的影响下，业内的普遍共识为：数字验证中的激励移植、重复编译、碎片化调试所浪费的时间占到总体验证时间的30%以上。
3.工具的缺乏创新；
现在的主流工具经历了过去一二十年的发展，积累了陈旧的技术包袱，这些技术包袱使得工具很难和人工智能、云原生这些先进技术融合。更重要的是，这些工具组合形成的平台其实没有从架构之初就进行全盘考虑，因此难以融合并提供相互兼容的全面解决方案。EDA技术必须全面进阶，在底层框架上进行创新，支持多种处理器架构；支持云原生、人工智能等技术；最关键的，它们必须从方法学上有所创新。
在笔者看来，这些也都是芯片设计追求更快、更强、更简单的阻碍，更是产业选择国产化工具需要面对的重大阻碍。
突破！更多更全面的验证选择
为了解决这些痛点，芯华章采用了“终局思维”方式进行研发布局，致力于通过自主创新，“以终为始”，瞄准未来的同时立足现实需求，在日前推出了由三大基座以及五大产品系列共同构成的智V验证平台FusionVerify Platform。
FusionVerify Platform具备统一的调试系统、编译系统、智能分割技术、丰富的场景激励源、统一的云原生软件架构，能融合不同的工具技术，对各类设计在不同场景需求下，提供定制化的全面验证解决方案，解决当前产业面临的点工具各自为政的兼容性挑战以及数据碎片化导致的验证效率困扰。
TC Lin指出，智V验证平台还能有效提高验证效率与方案的易用性，并带来点工具无法提供的验证效益，给产业带来更灵活、更丰富的解决方案。
基于统一的底层框架智V验证平台，芯华章在日前发布了4款数字验证EDA工具，分别是：高性能FPGA原型验证系统桦捷（HuaPro-P1）、国内领先的数字仿真器穹鼎（GalaxSim-1.0）、新一代智能验证系统穹景（GalaxPSS）以及国内率先基于字级建模的可扩展形式化验证工具穹瀚（GalaxFV）。
其中，桦捷带有自研的软件，可自动化实现智能设计流程，减少用户人工投入、缩短芯片验证周期；
穹鼎使用新的软件构架提供多平台支持，并且已在多个基于ARM平台的国产构架上测试通过。在语义解析、仿真行为、时序模型上，更是已达到主流商业仿真器水平；
穹景则基于Accellera PSS标准和高级验证方法学的融合，针对目前和将来复杂验证场景，自动生成场景，降低对工程师手工编写场景的经验依赖，提高验证的场景覆盖率和完备性；
穹瀚GalaxFV更是国内率先采用高性能字级建模（Word-Level Modeling）方法构建的形式化验证工具，在模型上已达到国际先进水平，提高了易用性和使用效率，为形式化验证应用于产业降低了门槛。
这些产品都已达到对应领域的主流商业水平，甚至在部分性能指标上已达到国际先进水平。
芯来CEO彭剑英表示，“芯华章的验证工具，仿真器、智能验证PSS、形式化验证和原型验证，让我们看到了国产EDA工具的希望。芯华章PSS工具能够快速地构建复杂场景，满足SoC高覆盖率的需求，特别是在我们的CPU验证，Cache一致性的高复杂场景下。”
厚积薄发的“芯华章”速度
众所周知，EDA 是一个准入门槛极高的高精尖领域，而验证的任何一个小错误都可能造成流片失败，甚至可能导致芯片公司丧失核心竞争优势，因此，验证EDA一直是国内EDA产业的短板。
发布会上，芯华章结合具体的应用场景，进行了新产品的实际使用演示，全方位展示新产品的使用过程和验证效果，收获参会业界专家及产业合作伙伴们的高度认同。芯华章新产品的发布仿佛给产业发展打下了一剂强心针。
据悉，芯华章于2020年3月成立，吸引了包含首席科学家T.C. Lin、EDA与算法专家YT Lin、系统设计EDA专家颜体俨、硬件验证专家陈兰兵、动态仿真及形式验证专家齐正华、验证专家朱洪辰等多位具备二、三十年EDA研发经验的多位科学家与行业专家加盟。
本次产品发布，是芯华章团队交上的一份答卷。也代表着芯华章为中国芯片产业补短板的初心，踏出了扎实的第一步。
王礼宾表示，上述产品凝结了芯华章300名员工过去一年多来攻坚克难、精诚合作的成果，也得益于于华为海思、中兴微电子、紫光展锐和天数智芯等一批国内优秀企业在这过程中无私地帮助，共同打磨、迭代、优化产品，从而使得芯华章的首批产品得以顺利问世，并将面向国内外集成电路设计企业。
“我们可喜地看到，成立不到两年的芯华章就已经推出了拥有自主知识产权，支持国产计算机架构服务器的高性能集成电路设计工具，这些产品在部分指标上已经达到了国际先进水平，能为国产芯片的研发工作提供更多的选择，促进国产集成电路产业链更安全的发展。”工程院院士沈昌祥评论说。他进一步指出，EDA领域需要深厚的技术积累。如今在国家政策支持和企业的不断努力下，国产EDA正在不断实现突破。
上月底，工业和信息化部发布《“十四五”软件和信息技术服务业发展规划》，规划提出依托国家科技计划，补齐产业短板，提升基础能力。落实软件企业税收优惠政策，持续完善惠企举措。“规划”中指出，在此期间我们的主要任务之一就是聚力攻坚基础软件，当中就包括了电子设计自动化软件（EDA）。
按照“十四五”规划，我们在接下来的几年需要建立 EDA 开发商、芯片设计企业、代工厂商等上下游企业联合技术攻关机制，突破针对数字、模拟及数模混合电路设计、验证、物理实现、制造测试全流程的关键技术，完善先进工艺工具包。
由此可见，先人一步的芯华章必然会在国产EDA市场中持续扮演重要角色。
“未来，我们将继续以用户的需求进化为核心，以技术创新为源动力，采用敏捷开发、持续集成等先进软件开发流程，不断打磨平台及产品。这组“王炸”将是一个开始，希望可以让我们的芯片产业实现‘王炸在手，验证自由’！”王礼宾最后说。
