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据报道，由imec和ASML组成的imec-ASML 联合High NA实验室在开发图案化和蚀刻工艺、筛选新的光刻胶和底层材料、改进计量和光掩模技术方面取得了进展。
“Imec 正在与 ASML 就 High-NA 技术展开合作，因为 ASML 正在构建其第一台原型 0.55NA EUV 光刻扫描仪 EXE:5000，”Imec 首席执行官 Luc Van den Hove 日前表示，“与当前的 0.33NA EUV 光刻相比，High-NA EUV 光刻预计将打印2nm 以上的逻辑芯片所需的最关键功能具有更少的图案化步骤。我们的职责是与全球图案化生态系统紧密合作，确保及时提供先进的抗蚀材料、光掩模、计量技术、（变形）成像策略和图案化技术——充分受益于 High-NA光刻机提供的分辨率增益。”
在今年的 SPIE 先进光刻会议上，这个联合实验室将在 High-NA EUV 光刻领域有 12 个贡献。
减少图案粗糙度和缺陷的工艺和材料优化
在对第一个High-NA EUV 原型系统的预期中，Imec 正在提高当前 0.33NA EUV 图案化技术的分辨率能力，以预测用于印刷细线/空间和接触孔的更薄抗蚀剂的性能。除了图案塌陷之外，imec 还将线边缘粗糙度 (LER) 确定为用薄抗蚀剂膜图案化线/空间的最关键参数之一，并提出了减轻图案粗糙度的策略（例如，通过调整照明和掩模条件）。
此外，imec 及其材料供应商展示了在High NA 条件下筛选具有良好图案转移能力的新型光刻胶材料（如金属氧化物光刻胶）和底层的结果。
他们还提出了专门的图案化和蚀刻方案，旨在减少缺陷和随机印刷失败。（论文编号 12051-7；12055-4；12056-28）
定制计量以应对薄抗蚀剂薄膜和高吞吐量的小特征尺寸
在向更小的特征尺寸（例如，10nm 宽的线）和更薄的抗蚀剂膜（20nm 及以下）的转变，产业迎来了两个重要方面对计量提出了挑战。首先，计量学家需要应对 CD-SEM 工具大幅降低的图像对比度；其次，需要对小于 10nm 的特征进行成像（考虑到叠加性能、LER 和随机打印失败），需要具有更高分辨率的计量工具。
Imec 高级图案化项目总监 Kurt Ronse 说：“Imec 及其合作伙伴采取了几个方向来应对这些挑战。他们表明，通过调整现有计量工具的操作条件，可以显著提高图像对比度。在深度学习框架（如基于深度学习的去噪）的支持下，专用软件进一步增强了图像分析和缺陷分类。最后，通过与计量供应商的密切合作，imec 探索了用于可靠测量小特征的替代计量技术，例如高通量扫描探针计量和低压像差校正 SEM。” （论文编号 12053-2；12053-3；12053-5；12053-22；12053-43；12053-64）
解决高数值孔径 EUV 掩模的特定挑战
Imec 模拟了 EUV 掩模缺陷（更具体地说，掩模多层波纹和吸收线边缘粗糙度）对 22nm 节距线/空间成像的影响。
“从这项研究中可以清楚地看出，掩模缺陷对最终晶圆图案的影响越来越大，这表明掩模设计规则需要变得更加严格，”Kurt Ronse 补充道。“这些发现使我们能够确定High NA EUV 光刻的掩模规格。此外，我们与 ASML 和我们的材料供应商一起，探索用于承载该图案的掩模吸收器的新型材料和架构。在这种情况下，我们首次进行了曝光，以评估使用低 n 衰减相移掩模对通孔层和线/空间成像的影响。具有低 n 吸收材料的掩模作为当前使用的 Ta 基空白的替代品被证明可以改善晶片上的掩模 3D 效果，从而有助于增高High NA 焦深。” （论文编号 12051-37；12051-51；12051-56）。
为下一代EUV光刻机做好准备
半导体行业正在全速前进以开发高数值孔径（high-NA ）EUV，但开发下一代光刻系统和相关基础设施仍然是一项艰巨而昂贵的任务。
一段时间以来，ASML 一直在开发其高数值孔径 (high-NA) EUV光刻机——当今基于 0.33 数值孔径透镜的 EUV 光刻系统的后续产品。ASML 新的高数值孔径 EUV 系统涉及一种全新的工具，具有 0.55 数值孔径的镜头，分辨率为 8 纳米，而现有工具的分辨率为 13 纳米。分析师表示，0.55 NA 的EUV 工具的目标是 2023 年的 3nm，但我们认为该设备不太可能在 2025 年之前投入生产。
据 KeyBanc 称，一台High NA 光刻机的成本预计为 3.186 亿美元，而今天的 EUV 系统则为 1.534 亿美元。但事实上，光刻系统的总成本可能会更高，因为我们需要其他新设备、新光掩模和不同的光刻胶来实现高数值孔径 EUV。各种供应商都在研究这些技术，但在这一点上仍然存在一些差距。
光刻设备用于对芯片上的微小特征进行图案化，使芯片制造商能够在高级节点上开发更小、更快的设备，并将更多的特征封装到单个芯片或封装中。直到 2018 年，芯片制造商都使用传统的光学光刻扫描仪在前沿芯片上对特征进行图案化。但在先进的节点上，光刻的图案化过程变得过于复杂，这就带来了对 EUV的需求，但这还远远不够。
ASML使用13.5nm 波长的 0.33 NA EUV 光刻机正被三星和台积电用于生产 7nm 和 5nm 芯片。英特尔也为先进的芯片生产加入了 ASML 的 EUV 设备。三星和 SK 海力士正在使用 EUV 进行 DRAM 生产。
芯片制造商将长期使用今天的 EUV。但在某些时候——例如在 3nm 节点之外的某个节点，使用现有的 EUV 对未来的芯片进行图案化将变得更为困难。这就是High NA 设备适合的地方。
首先，英特尔认为该技术至关重要，并宣布计划安装 ASML 的第一台 0.55 High NA EUV 光刻机。
英特尔高级副总裁兼技术开发部总经理 Ann Kelleher 表示：“这将带来大量的学习，但也将使我们能够继续向最小的几何结构发展。”
三星和台积电也将购买高数值孔径工具。但是向High NA EUV的过渡涉及各种新的和移动的部件。“High
NA 重用了 0.33 NA EUV 的大量知识，”Cowen 的分析师 Krish Sankar 说。“EUV 的引入对光刻胶来说更具挑战性。向High NA 的迁移也更具进化性，光刻胶的性能将不断提高，以满足未来节点的成像要求。高数值孔径的光学元件是新的，但它们仍然是反射光学元件。”
- 为什么是High NA？
在晶圆厂中，芯片制造商利用光刻和其他设备来生产芯片。使用在设计阶段生成的文件格式，光掩模设备创建一个掩模。掩膜是给定芯片设计的主模板，最终被运送到晶圆厂。从那里，硅片被插入到涂布机/显影剂系统中。该系统将一种称为光刻胶的光敏材料倒在硅片上。
然后，将掩模和硅片插入光刻扫描仪中。在操作中，扫描仪产生光，该光通过系统中的一组投影光学器件和掩模传输。光击中光刻胶，在硅片上形成图案。
图 1：典型的光刻处理步骤序列示例。资料来源：Chris Mack，Fractilia
多年来，芯片制造商使用基于193nm 波长的光刻工具来图案化高级芯片功能。通过各种技术，芯片制造商将 193 纳米光刻技术扩展到 7 纳米。但是在 5nm 时，使用这些技术太复杂了。
“打印 50nm、40nm 或 30nm 特征对于 193nm 光刻来说是一项固有的艰巨任务，” D2S首席执行官 Aki Fujimura 说。“在 13.5 纳米波长下使用 EUV 应该会更容易、更可行。”
2018 年，三星和台积电引入了 ASML 的 0.33 NA EUV 扫描仪，用于制造 7nm 芯片，最近是 5nm。ASML 的 EUV 扫描仪支持 13 纳米分辨率，吞吐量为每小时 135 至 145 个晶圆 (wph)。
但 EUV 并不完美。该过程有时会导致不必要的变化和缺陷。系统正常运行时间也是一个问题。
尽管如此，在 7 纳米，芯片制造商正在使用 EUV 来图案化芯片特征，间距从 40 纳米开始。供应商正在使用基于 EUV 的单一图案化方法。这个想法是将芯片特征放在一个掩模上，然后使用单次光刻曝光将它们打印在晶圆上。
芯片制造商希望尽可能扩展 EUV 单一图案。EUV 单次构图在 32nm 到 30nm 间距达到极限，代表 5nm 节点左右。
在这些间距及以上，大致在 3nm 节点，芯片制造商需要寻找新的选择，即 EUV 双图案。在双重图案化中，您将芯片特征分割在两个掩模上并将它们打印在晶圆上。这既复杂又昂贵，但这也是晶圆厂通过 193nm 光刻技术掌握的东西。
有些人可能希望完全避免 EUV 双重图案。“现在我们正在接近 0.33 NA EUV 单次曝光的极限，为此我们正在考虑High NA EUV，”来自TEL的工艺工程师 Arnaud Dauendorffer在最近的 SPIE 光掩模技术 + EUV 会议上的演讲中说。
为了避免 EUV 双重图案化，芯片制造商正在推动 3nm 及以上的高数值孔径 EUV。High-NA EUV 有望实现更简单的单图案方法。
“该工具提供了更高的分辨率。这意味着您可以使用它打印更多功能。航拍图像对比度可实现更好的局部 CD 均匀性，”ASML 系统工程总监 Jan van Schoot 在会议上的演讲中说。
ASML 的第一个高数值孔径 EUV 系统 EXE:5000，具有 8nm 分辨率和 150 wph 的吞吐量。客户出货时间定于 2023 年。然后，在 2024 年底，ASML 将出货新版本 EXE:5200，其吞吐量为 220 wph。
High-NA EUV 的工作原理类似于当今的 EUV 光刻，但存在一些关键差异。与传统镜头不同，高数值孔径工具包含一个变形镜头，支持一个方向放大 8 倍，另一个方向放大 4 倍。所以字段大小减少了一半。在某些情况下，芯片制造商会在两个掩模上加工一个芯片。然后将掩模缝合在一起并印刷在晶圆上，这是一个复杂的过程。
- 新掩模
High-NA EUV 还需要新的光掩模类型。EUV 和传统的光学掩模是不同的。光学掩模由玻璃基板上的不透明铬层组成，这使得它们可以透光。
有多种类型的光学掩模，例如二元掩模和相移掩模 (PSM)。
图 2：各种类型掩码的示意图：（a）常规（二元）掩码；(b) 交替相移掩模；(c) 衰减相移掩模。资料来源：维基百科
在二元掩模中，铬在选定的位置被蚀刻，从而暴露出玻璃基板。铬材料在其他地方没有蚀刻。在操作中，光线照射到掩模上并穿过带有玻璃的区域，从而暴露出硅片。光不会穿过镀铬区域。
今天也使用 PSM。“PSM 有很多种，但它们的工作原理是使用相位来抵消不需要的光，从而产生对比度更高的图像，”Fractilia 的 CTO Chris Mack 说。
今天的 EUV 掩模是二元和反射的。EUV 掩模和/或坯料由 40 到 50 层硅和钼交替薄层组成，位于基板上。这带来了 250 纳米到 350 纳米厚的多层堆叠。在堆栈上，有一个基于钌的覆盖层，然后是一个基于钽材料的吸收器。
图 3：EUV 掩模的横截面。
在掩模生产中，第一步是创建基板或掩模坯。由掩模坯料供应商制造，坯料用作掩模的基本结构。
为了制造 EUV 掩模坯料，供应商将交替的硅和钼层沉积到基板上。使用光化和光学检查设备检查掩模坯料的缺陷。
Lasertec 销售用于 EUV 掩模坯料的光化坯料检测 (ABI) 系统。ABI 工具使用 13.5 纳米波长，具有 1 纳米（高度）x 40 纳米（宽度）的灵敏度，缺陷定位精度为 20 纳米。
面向高数值孔径 EUV，Lasertec 正在开发一种具有 1nm x 30nm 灵敏度的新 ABI 系统。“我们的目标是 10nm 的缺陷位置，”Lasertec USA 总裁 Masashi Sunako 在会议上的演讲中说。
最重要的是，该行业正在开发用于 3nm 及以上的新 EUV 掩模类型。在今天的 EUV 掩膜中，吸收体是一种类似 3D 的特征，突出在面罩顶部。在操作中，EUV 光以 6° 的角度照射掩模。反射可能会在硅片上引起阴影效应或光掩模引起的成像像差。此问题称为遮罩 3D 效果，会导致不必要的图案放置偏移。
为了减轻这些影响，EUV 掩模需要更薄的吸收剂。在现有的 EUV 掩模中，钽吸收剂的厚度为 60 纳米。它可以做得更薄，但限制在50nm，这并不能解决掩膜效应。作为回应，业界正在开发几种新的 EUV 掩模类型，例如 2D、无吸收体、高 k、非反射和 PSM。
EUV PSM 似乎具有最大的动力。该技术解决了遮罩 3D 效果，同时还通过更好的对比度提高了图像质量。
但是 EUV PSM 可能需要不同的材料。
在 SPIE Photomask/EUV 会议上的演讲中，汉阳大学的研究人员描述了一种相移 EUV 掩模，它由基板上的钌和硅交替层组成。钌覆盖层位于多层结构的顶部，然后是钽-硼蚀刻停止层，以及作为相移材料的钌合金。
在一篇论文中，Hoya 开发了各种衰减相移型吸收器并评估了其性能。“PSM 期望带来成像增益，”来自 Hoya 的 Ikuya Fukasawa 在一次演讲中说。“但为了开发 EUV PSM 坯料，我们必须满足很多要求。吸收材料必须具有小的粗糙度和高的抗掩模清洁的耐久性。当然，吸收体必须在掩模工艺中蚀刻。”
与 EUV PSM 一样，High k 掩模也在研发中。High k EUV 掩膜类似于今天的 EUV 掩膜。该行业正在探索镍等其他材料，而不是钽吸收器。更薄的镍吸收剂可以减轻掩模效应，但这种材料很难使用。
与此同时，初创公司 Astrileux 最近描述了一种使用钌材料的新型非反射 EUV 掩模。Astrileux 首席执行官 Supriya Jaiswal 表示：“我们的掩膜在黑暗区域更暗，在清晰区域更亮，并且整体背景照明和泄漏更少。”
Astrileux 还描述了一种 2D 掩膜，其中吸收器结合在坯料中。这家初创公司还谈到了无流子掩膜。所有这些都在研发中。
就目前而言，芯片制造商将继续将现有的 EUV 掩模/空白结构用于现有的 0.33 NA EUV 工具。然后在某个时候芯片制造商可能会为 0.33 EUV 插入 EUV PSM。当高数值孔径 EUV 准备就绪时，芯片制造商可能会使用 PSM。High k 和其他掩膜类型也是可能的。
Hoya Group 的 Hoya LSI 总裁 Geoff Akiki 说：“随着您的发展，有几种方法，无论是相移、低 n 还是高 k。” “这里真正的诀窍将是集成并使其在制造中发挥作用，将其作为产品推出。例如，你有像平坦度这样的事情，我们花了很多时间担心。你有缺陷，我们都在谈论。从某种意义上说，所有这些东西的选择就像试图调整一个制程窗口。这是让您最终获得可用的东西的原因，而不是在理想条件下。”
- 新的掩膜设备
同时，掩膜坯一旦制成，就会被运往光掩膜供应商。在掩模供应商处，对blank进行图案化、蚀刻、修复和检查。最后，将薄膜安装在掩膜上。
图 4：EUV 掩模制造步骤。资料来源：思马泰
首先，光掩模制造商使用称为电子束掩模写入器的系统根据给定的 IC 设计在掩模上写入图案。多年来，掩模制造商依赖基于可变形状光束 (VSB) 技术的单光束电子束工具。在操作中，将掩模插入系统中，电子以射击的形式撞击掩模。
基于 VSB 的掩模编写器适用于传统的光学掩模。但是 EUV 掩模具有更小更复杂的特征，并且 VSB 太慢而无法对其进行图案化。
对于 EUV 和一些复杂的光学掩模，掩模制造商使用多光束掩模写入器。IMS Nanofabrication 的多光束掩模写入工具利用 262,000 条微小光束，从而加快了过程。写入时间是恒定的，需要 12 个小时左右来对所有掩码进行图案化。
IMS 正在推出其第二代工具，其中包含一个新的研发版本。“对于高数值孔径 EUV 掩模制造，新的 MBMW-301 工具将配备更多光束，”IMS 高级顾问 Hans Loeschner 说。
NuFlare 还在开发多光束掩模写入器。这些系统旨在对下一代 EUV 和曲线掩模进行图案化。该行业还在使用反向光刻技术(ILT)在高级光掩模上开发曲线形状。所谓的 ILT 掩膜对于 EUV，尤其是高 NA 将变得很重要。
“ILT 掩模是一种增强工艺窗口的方法，以提高晶圆生产工艺对制造变化的弹性，”D2S 的 Fujimura 说。
在图案化步骤之后，掩模结构被蚀刻和清洁，形成光掩模。在生产过程中，缺陷可能会出现在光掩模上。
这可能有问题。因为在光刻过程中，来自扫描仪的光穿过光掩模，将所需的图像投影到硅片上。如果掩模有缺陷，不规则可能会印在晶圆上。这会影响裸片的良率，甚至会毁掉一个芯片。
所以在掩模制作过程中，必须检查光掩模是否存在缺陷。对于传统的光学掩模，光掩模制造商使用光学掩模检测系统。Applied Materials、KLA、Lasertec 和 NuFlare 销售这些系统。
光学检测工具还可以检测 EUV 掩模。光学的问题是分辨率。他们可能会在 20 纳米到 16 纳米的半间距分辨率下失去动力。
作为回应，Lasertec 最近推出了一种使用 13.5 纳米光源的光化图案掩模检测 (APMI) 系统。较小的波长使系统能够定位 EUV 掩模的亚 20 纳米缺陷。
Lasertec 还在开发用于高数值孔径 EUV 掩模的 APMI 系统。“新的光学器件、探测器和系统设计已经完成，”Lasertec 的 Sunako 说。该工具计划于 2023/2024 年推出。
除了光学和 APMI，客户还有另一种 EUV 掩模检测选项。那就是KLA 和 NuFlare 正在开发多光束电子束掩模检测工具。
NuFlare 正在开发一种具有 100 个光束的多光束检测系统，计划于 2023 年推出。“灵敏度为 15 纳米。检查时间为每个掩膜检查周期 6 小时，”NuFlare 的杉森忠行说。
总而言之，对于当前和未来的 EUV 掩模，光掩模制造商将使用所有检测类型——光化、电子束和光学。
和检查一样，掩膜修复也很关键。如果掩模有缺陷，光掩模制造商可以使用掩模修复系统修复它们。掩模修复工具有两种类型，电子束和纳米加工。两者是互补的。
对于高级节点，蔡司推出了一种使用电子束技术的新掩模修复工具。该系统可修复掩膜和 10 纳米及更小尺寸挤压件上半间距低至 60 纳米的缺陷。
同时，布鲁克提供使用纳米加工技术的掩模修复工具。这些系统包含一个微小的尖端来修复掩模缺陷。
所有掩模修复工具都必须跟上先进节点的缩小特征和缺陷尺寸。他们还必须处理各种材料。“这些工艺的材料独立性对于去除掉落和其他残留的软缺陷污染至关重要，因为材料特性通常是未知的，”布鲁克技术总监杰夫·勒克莱尔 (Jeff LeClaire) 说。
- 需要新光刻胶
光刻胶对于光刻也很重要。芯片制造商需要具有良好分辨率 [R]、低线宽粗糙度 [L] 和灵敏度 [S] 的光刻胶。
该行业已经开发出用于光刻的光刻胶。但对于 EUV 来说，情况就不同了。这主要归咎于同时获得所有这三个参数是很困难的，因为它们是相互关联的，而且一个参数的改进通常至少会降低其他参数中的一个——通常被称为 RLS 权衡关系。
正在生产的 EUV 光刻胶基于两种技术——化学放大抗蚀剂 (CAR) 和金属氧化物。用于光学和 EUV 的 CAR 涉及一个复杂的过程。当光子撞击扫描仪中的光刻胶时，会引起连锁反应。
“反应级联的一部分涉及初始光子的化学放大，其中光子首先转化为几个电子，每个入射光子最终会产生几个光酸分子。CAR的优势在于可以通过增加每个光子产生的光酸分子的数量来提高光刻胶的灵敏度。然而，这些额外的酸将越来越远离原始光子的位置，导致图像模糊，从而降低分辨率并增加线边缘粗糙度。
金属氧化物光刻胶不太成熟，但它们具有一些优势。例如，Inpria 的金属氧化物光刻胶基于氧化锡结构，可以更有效地捕获 EUV 光子。
今天，业界正在寻找一种满足高数值孔径 EUV 的 RLS 要求的光刻胶。这仍然是一项正在进行的工作。Paul Scherrer 研究所 (PSI) 和 ASML 的研究人员正在使用干扰 EUV 光刻系统筛选高 NA 的各种抗蚀剂。研究人员用各种抗蚀剂图案化线条和空间，希望获得 8nm 半间距分辨率。
PSI 最近展示了来自未公开供应商的 CAR 和非 CAR 抗蚀剂的结果。使用大约 60mJ/cm² 的 CAR 剂量，PSI 的 R&D EUV 系统在 13nm 半间距处形成清晰的线条和空间图案，但在 12nm 处遇到轻微桥接，在 11nm 处出现图案塌陷。PSI 的研究员 Timothée Allenet 在一次演讲中说：“我们已经将化学放大抗蚀剂的最终分辨率从 12 纳米提高到 11 纳米，只需优化底层。”
同时，根据 PSI 的说法，在 30mJ/cm² 剂量下，分子光刻胶在 13nm 处表现出良好的图像，但由于在 12nm 处图案坍塌，它们遇到了故障。
然后，使用不同的剂量，金属氧化物光刻胶在低至 12nm 处表现出良好的效果。“在 11nm 半节距处，我们有轻微的桥接，然后在 10nm 处出现分辨率瓶颈，”Allenet 说。
从好的方面来说，今天 0.33 NA EUV 的阻力并没有停滞不前，并且正在改善。例如，TEL 描述了 CAR 和金属氧化物抗蚀剂的新工艺。
“总而言之，涂布机/显影剂工艺与优化的底层薄膜一起显示出 CAR 图案坍塌裕度的改善。优化的底层改善了金属氧化物抗蚀剂的缺陷密度、产量和粗糙度，”TEL 的 Kanzo Kato 说。
- 结论
其他 EUV 技术也在开发中，例如薄膜。薄膜用于覆盖掩膜，防止颗粒落在面罩上。
ASML 开发了新的 EUV 薄膜。与此同时，Imec 的碳纳米管薄膜在 ASML 的 EUV 扫描仪上显示出 97.7% 的透射率。单壁和多壁薄膜都是有前途的。
“两种类型的表现都很好，在 CD 均匀性、LWR 和耀斑方面，与无防护膜参考相比，成像差异很小。根据测得的这些薄膜的 EUV 吸收范围从 95.3% 到 97.7%，预计剂量会略有增加，”Imec 技术人员的主要成员 Emily Gallagher 说。
毫无疑问，很多人正在为高数值孔径 EUV 开发其他技术。不管所有部分是否到位，芯片制造商都表示，2023 年及以后的芯片生产需要高数值孔径 EUV。
尽管如此，研发成本才刚刚开始堆积。没有多少人买得起这些系统。此外，还有待观察的是，High NA 光刻机何时真正投入生产。
