摘要：为了进一步实现接触栅极间距缩放，具有改进的静电学的晶体管、栅极堆叠创新、合适的方案以及改进的过程控制都是不可或缺的因素。随着栅极间距扩展到低于50nm的范围，FinFET结构、间隔材料和传统接触方案的静电都接近其工程极限。在这篇文章中，我们介绍了在45nm接触栅间距下开发的前沿CMOS技术，该技术成功地结合了优化的鳍轮廓、低k间隔和自对准接触方案。通过一个逻辑测试芯片验证了过程的鲁棒性，该芯片具有超过35亿个晶体管门计数和功能齐全的256Mb HC/HD SRAM宏。已证实的高密度SRAM单元尺寸为0.0199μm2，是迄今为止最小的尺寸。
简介
为提高芯片密度或降低每晶体管成本，接触栅间距或接触多晶硅间距（CPP）缩放一直是CMOS技术发展的重要主题。尽管各种3DIC或芯粒架构在扩展摩尔定律方面取得了重大进展，但为了在设计中有效集成更多功能，人们对于先进技术中的芯片面积缩放仍然抱有更高期待。为了实现CPP缩放，需要在考虑相关变化容限的同时，在栅极长度、间隔物厚度和接触宽度之间恰当地安排相邻晶体管之间的空间。这种扩展还需要在不影响产量和可靠性的情况下进行足够的设备改进，因此其PPAC（功率、性能、面积、成本）具有广泛的应用吸引力。从FinFET时代开始，在不导致鳍相关缺陷的情况下优化鳍宽度和轮廓对于改善器件静电以减少栅极长度至关重要。当栅极和触点之间的距离减小时，低k间隔物工程变得更加重要。由于典型的接触方案不能满足CD和覆盖控制规范，自对准接触或SAC有助于更大的接触，而不会对栅极短路。在本文中，我们讨论了CPP缩放中遇到的这些重要问题，并在CPP 45nm测试机上验证了我们的解决方案。除了从FinFET迁移到纳米片架构的必要性之外，所确定的解决方案是未来技术节点继续CPP扩展的关键因素。
栅极长度缩放
鳍轮廓工程一直是改进FinFET静电学以实现进一步的栅极长度（Lg）缩放的重点。图1展示了自我们的第一代FinFET以来，通过适当平衡器件性能和产量要求，短沟道效应（SCE）改善的进展。由于鳍片结构的性质，栅极控制在鳍片底部最弱，因此如果Lg继续减小，则需要对物理调整和电结优化给予最大关注。当鳍在较小的节距下变高以使高级节点中的Weff最大化时，较高的鳍/空间纵横比会迅速降低底部宽度较小的鳍的结构完整性。图2显示了不同工艺的翅片线边缘粗糙度（LER），这是一个初步产量指标，旨在改善翅片静电及其与DIBL的权衡。由于限制了使用更差的LER实现更小的翅片CD，从而导致下游产量问题，从图1中可以清楚地看出，翅片结构不再能够在较小的Lg下支持所需的静电。此外，即使采用诸如纳米片的全环绕栅极（GAA）结构，由于功函数金属（WFM）不一致和图案化残留物，较小的栅极长度也会导致较高的栅极电阻和较大的Vt变化。新型、薄WFM和高k工程是增强沉积一致性和图案化效率的必要条件，同时满足适当Vt设置的有效功函数要求。具有宽调谐范围的多个Vt以满足功率效率和高性能应用的需求为Lg缩放设置了另一个边界，并决定了未来先进技术中替换金属栅极（RMG）工艺的创新。
图1 FinFET Lg缩放趋势与DIBL。翅片外形优化是关键因素，但对于进一步的Lg缩放而言已达到极限。
图2 较小的翅片底部CD降低了DIBL，但降低了LER，这是翅片结构鲁棒性和潜在产量影响的指标。
缩放接触方案
接触到栅极隔离边缘是大批量制造中的主要问题之一。随着图案化CD控制和光刻未对准接近图3中的工程极限，自对准接触方案能够更加适应工艺变化并实现所需的隔离，该方案中，接触由栅极之间的选择性蚀刻限定，并通过侧壁间隔物和栅极顶部的电介质硬掩模与栅极隔离，以提高产量和可靠性。图4显示，SAC成功地抑制了由较长栅极引起的接触触发泄漏（图4a），并且消除了由接触失准引起的泄漏（图4b）。SAC还充分利用了垫片之间的空间，消除了接触错位因素，以实现约45%的低电阻和约50%的小变化（图5）。它打破了接触CD的减少趋势，因此图6中的连续接触电阻增加，通过让更大的CD来减轻CPP结垢对器件寄生电阻的影响而不影响产量。
图3 触点示意图。与SAC（b）相比，传统接触（a）容易受到由变化引起的接触到栅极隔离问题的影响。
图4 自对准接触能够适应预层和自身工艺变化。
图5 接触电阻和变化比较。SAC与传统接触方案相比，电阻降低了45%，变化降低了50%。
图6 触点CD和电阻比较。SAC打破CD减少趋势，同时在这项工作中提供更小的阻力。
SAC的成功来自于介电硬掩模材料的选择和接触蚀刻工程之间的平衡。耐用的电介质能够经受住接触开口蚀刻和后续的清洁，且腐蚀较少，提供了健康的接触到栅极的短裕度，但也同时需要考虑工艺集成困难和通过硬掩模的耦合电容对器件的影响。表1比较了两种候选物及其对鳍结构整体Ceff的模拟影响。材料-A表现出最佳的耐腐蚀性，但影响约10%的Ceff；材料B恢复了器件冲击，但由于硬掩模被侵蚀，导致与栅极隔离的接触变差。优化的接触蚀刻在顶部提供较少锥形的硬掩模，而不会降低底部外延源极/漏极的接触质量。此外，当接触尺寸持续缩小时，屏障和衬垫工程以及界面优化越来越重要。通过在SAC方案下共同优化这些组件，性能提升约6%，如图7所示。
表1 SAC硬掩模材料的比较。如果选择了更坚固的材料A，而HM侵蚀降低了材料B的接触到栅极隔离裕度，则模拟Ceff冲击高达10%。
图7 接触蚀刻和S/D接口工程使器件性能提高约6%。
为了在栅极顶部形成适当的电介质硬掩模，需要在选择性SAC接触蚀刻之前对WFM进行部分凹陷处理（图8a），这里需要精确控制凹陷深度。如图8b和图9a所示，WFM的凹陷导致硬掩模不足，使器件容易接触到栅极短路或泄漏，而过度凹陷会损坏鳍顶部的WFM（图8c），并导致栅极中断（图9b）。除了接触到栅极隔离之外，WFM凹陷深度控制对于器件Vt变化也至关重要。图10显示，NFET Vt随着WFM凹陷深度的增加而增加，假设是由于翅片顶部的WFM较薄（图8）。PFET Vt随WFM凹进深度的变化较小，这是由于满足功函数要求的WFM不同。如图11所示，通过均匀的WFM凹进深度穿过晶片，Vt变化显著减少。
图8 SAC WFM凹进需要精确的深度控制（a）。凹入不足的WFM（b）或过多的凹入（c）将分别导致与栅极隔离的接触不足或损坏的WFM。
图9（a）凹进式WFM导致更高的栅极接触，变化较大。（b） 过度凹陷会导致栅极中断。
图10 Vt随SAC WFM凹进深度的变化而变化，这是由于翅片顶部WFM厚度的变化所引起的。
图11 优化的SAC WFM凹进工艺具有均匀的晶片交叉深度（a），显著降低了Vt变化（b）。
除深度控制外，SAC WFM凹进工艺需要优化来最大限度地减少WFM化学成分的变化，以满足栅极电阻和功能要求。图12显示，由于凹进过程和WFM之间的非理想反应，WFM凹进后，WFM中指示元素的浓度在WFM顶表面附近降低。优化的WFM凹进工艺抑制了不必要的反应，并保留了指示元件，从而大大降低了栅极电阻、Vt漂移及其变化（图13、14）。图15说明了CPP 45nm标准单元中的多Vt CMOS器件选项，该器件使用优化的高k和WFM、多Vt图案化和自对准接触工艺制造。虽然多Vt选项扩展到>200mV的宽Vt范围，以实现高性能计算（HPC）和移动应用，但Vt变化通过这项工作得以减少，以满足高容量制造要求。图15举例说明了来自多个晶片的150个以上裸片的低跨晶片和跨裸片Vt变化。图16说明了在管芯内不同位置使用相同设计的重复器件上测量的片上变化，表明这项工作通过优化的SAC工艺显著降低了CPP 45nm环形振荡器（RO）速度的片上差异。
图12 SAC WFM凹进后WFM的指示元素浓度。
图13 优化的WFM凹进减少了栅极电阻及其变化。
图14 N/PFET Vt位移及其变化通过优化的WFM凹进减少。
图15 具有低Vt变化的CPP 45nm多Vt器件选项。
图16 CPP 45nm环形振荡器（RO）速度的片内变化。
间隔器限制
间隔物是CPP缩放中的另一个关键组件，尤其是FinFET。与平面器件相比，整体栅极耦合寄生电容具有鳍结构的额外贡献。较厚的间隔物降低了到鳍的源极/漏极以及鳍顶部上方的接触的栅极耦合电容。然而，如图17所示，接触电阻迅速升高，要求间隔件尽可能薄，以确保产量和可靠性。这直观地导致了减少有效间隔物介电常数的要求。TCAD模拟探索了几个选项。空气间隔物，一种提议利用结构中k＝1空气的方案，需要坚固的、通常更高k的侧壁来保护空气部分。伴随鳍结构的高金属栅极还需要延伸到鳍底部的空气部分是最有效的。表2中的模拟结果表明，由于难以在整个金属栅高度上形成高纵横比气隙，如果空气间隔件仅存在于翅片顶部，则几乎没有Ceff差异。由于空气隔片的不实用性，在缩放CPP的情况下，确定适合生产的低k材料至关重要。在这里，我们成功地将k＜4的低k膜集成到我们的FinFET结构中，具有足够的化学和结构鲁棒性，以抵御下游工艺的影响。优化的低k间隔物工艺包显示，与图18所示的非优化情况相比，Vmax提高了230mV，并通过了TDDB规范。
图17 FinFET Ceff上的间隔物厚度和接触电阻。随着Ceff的减少，Rp迅速增加。
表2 低K间隔物方案评估。由于可用空间有限，气隙垫片几乎没有什么好处。低k材料实施在规模化CPP情况下更有效。
图18 通过优化低k间隔方案，Vmax提高了230mV。
CPP 45NM逻辑和SRAM验证
上述鳍型优化、低k间隔和SAC方案已在我们的45nm CPP测试机上成功演示，该测试机由高电流和高密度256Mb SRAM宏以及晶体管门计数>3.5B的逻辑测试芯片组成。逻辑测试芯片中CPU/GPU块的施密特图如图19所示，高密度256Mb SRAM如图20所示。该HD SRAM的单元大小为0.0199um2，功能降至约0.5V。它比我们之前的5nm SRAM进一步扩展，据我们所知，是迄今为止报告的最小的全功能SRAM单元。在45nm接触栅极间距下的逻辑和SRAM产量的演示证明，所识别的分辨率是继续3nm节点和更高节点间距缩放的关键因素。
图19 CPP 45nm逻辑测试芯片中CPU和GPU块的Schmoo图。
图20 256Mb HD 0.0199um2 SRAM的Schmoo图，全功能，电压约为0.5V。
