编者按：
最近，IRDS陆陆续续发布了最新的路线图。所谓IRDS 成立于 2016 年，是半导体国际技术路线图的继承者。这些预测旨在协调学术界、制造商、设备供应商和国家研究实验室之间的努力。
我们将光刻相关部分编译如下，以飨读者。
摘要
光刻和图案化在未来将继续发展，但面临许多挑战。预计2024年将推出High NA（数值孔径）工具，但需要在光源、工具、掩模、材料、计算光刻和随机控制方面进行改进，以实现这些工具的生产使用。工艺窗口预计会很小，需要使用更薄的抗蚀剂，并且还可能需要经过进一步改进的工艺集成方案。High NA工具的较小字段尺寸对于一些产品设计来说是困难的。这可能会刺激许多相对较小芯片的高性能封装的增长。也在考虑采用更大的掩模尺寸来实现更大的曝光场的方法。抗蚀剂和相关材料需要改进，但即使有了改进，剂量也将继续增加，以便能够充分控制随机效应。从长远来看，可以开发出更高的NA EUV（“Hyper NA”），但这面临着许多技术挑战，可能不如0.33或0.55 NA EUV的多重图案化有效。化学放大抗蚀剂至少在1纳米逻辑节点之前仍将是主力抗蚀剂，但基于金属的新品种抗蚀剂（湿沉积和干沉积）也有着广阔前景。随着世界对环境问题日益关注，能源效率和化学品安全问题也日渐受到关注。
IRDS的总体路线图预测，每个器件的芯片面积将比关键尺寸收缩得更快。这导致新的图案化集成方案的使用增加，该方案可以减少边缘放置误差（EPE）并实现更紧凑的电路特征。完全自对准的过孔和有源栅极上的自对准过孔是两种可用的集成方案，它们将在未来的先进芯片产品中得到更多的使用。自对准材料在未来必须具备改进的介电常数，并且将需要使用诸如区域选择性沉积之类的新技术。从长远来看，从缩小器件尺寸到堆叠器件规模的预期转变将导致关键级别数量的更快增长。它还需要将每个暴露水平的EUV缺陷率降低约一个数量级，这比每个节点的当前缺陷改进快很多倍。
概述
从历史上看，光刻技术的改进一直是改进芯片技术的关键因素。国际器件和系统路线图（IRDS）光刻路线图预测了当前的图案化能力如何支持未来的芯片，以及哪里需要挑战和改进。它给出了预期的关键光刻需求的路线图，旨在供半导体行业参与者、行业分析师以及希望或需要了解该行业未来将如何发展以及需要解决哪些挑战的研究人员使用。
本文件是对去年发布的2022年光刻路线图的2023年更新。基本表格与2022年相同。本次更新讨论了2022年路线图中提到的趋势和挑战在过去几年中是如何演变的。此外，今年的光刻路线图将其范围扩大到包含图案化技术，现在是光刻和图案化路线图。我们增加了一节讨论模式的预计变化。该路线图将在未来将继续涵盖光刻和图案化。
路线图的发展
该路线图是通过与国际光刻和图案化专家团队协商并查阅公开文献和其他可用文件而制定的。致谢中显示了当前的贡献成员。贡献成员来自亚洲、欧洲和美国，代表半导体、设备和材料制造商以及研究机构。IRDS总体路线图和More Moore团队提供了从中得出光刻要求的器件路线图。通过对IRDS光刻团队成员的调查，制定了关键选项、时机和关键挑战。表格和本文件在发布前经过团队和整体IRDS的内部审查。
光刻驱动器
该路线图预测了未来的图案化需求以及关键挑战所在。在过去，逻辑器件和存储器件都推动了图案化技术的改进。目前，高性能逻辑器件正在引领更小的临界尺寸，并推动新型图案化技术的引入。新的DRAM器件继续被引入，具有更小的临界尺寸（CD），但需要以最小的分辨率跟踪逻辑。闪存使用具有相对较大CD的3D结构进行缩放，并且不需要更高分辨率的图案化来取得进展。
2022年以来光刻路线图的趋势
使用13.5nm波长的光进行成像的EUV光刻技术已被简历。先进的逻辑产品依赖于它，DRAM制造商已经开始大批量生产。已经清楚的是，EUV将不会取代多重图案化。这两种技术都将被使用，是否使用多重图案化将取决于特定级别的细节、产量和成本。随着逻辑尺寸的不断缩小，可能会使用EUV双图案化。
正如我们下面所描述的，芯片尺寸和产量之间的权衡以及前沿逻辑的高成本意味着使用较小的芯片和高性能封装可能会成为大芯片尺寸的替代方案。但是中介层和高性能封装可能需要直接写入光刻。这种需求刺激了大视场光学曝光工具和直接写入工具的发展，包括光学和电子束。
EUV的挑战
增强EUV是满足路线图需求的一个关键挑战。EUV抗蚀剂将在下面关于图案化材料的部分中进行讨论。其他挑战如下：
EUV光源与偏振控制
光源长期以来一直是EUV光刻的一个挑战。用于光学光刻的波长是在窄带宽上存在高强度光源的情况下选择的。相反，实施EUV光刻的波长是基于具有高反射率的多层反射器的可用性。因此，开发具有足够功率的可靠EUV光源以实现具有成本效益的扫描仪吞吐量，同时提供足够高的剂量以避免由于光子发射噪声引起的产量损失，一直是一个巨大挑战。
然而，电浆光源（LPP）目前主要用于大批量生产（HVM）中的EUV光刻。在剂量控制的条件下，已经实现了600瓦的中等聚焦光功率，并努力将其提高到1千瓦。可靠性也在不断提高。随着输出功率的增加，产生光所需的电量也会增加。减少用电量有几种选择，波长比目前在LPP光源中使用的CO2激光器产生的波长短的红外激光器可以在将电转换为红外光和将红外光转换为EUV光方面提供更好的效率。
或者，在可预见的未来，自由电子激光器（FEL）将提供根据光刻的要求缩放功率和波长的能力。适合在大批量制造中使用的FEL光刻光源必须通过同时为多个工具供电或缩放加速器尺寸来满足“每光子成本”（包括操作费用和环境影响）的要求。FEL可以提供偏振光，这可能是实现Hyper NA光刻所需要的。需要解决方案来降低由自由电子激光产生的光的高相干性，其中偏振和相干性对于单独的曝光工具是可自由调节的。对于单个FEL为多个曝光工具供电的实施方式，需要处理高总光束功率的方法。此外，光源的可用性必须接近100%，并且任何中断都必须能够快速恢复。
High NA EUV的关键挑战
长期以来，随着数值孔径的增加，光刻技术得到了扩展，ASML目前正在制造High NA EUV光刻工具原型（卡尔蔡司制造的0.55 NA光学器件），并将于2024年供芯片制造商早期使用。由于掩模上的多层具有高反射率的角度范围有限，扫描方向上的透镜缩小量增加到8倍，同时在垂直方向上保持4倍的缩小量。这导致晶片上的最大曝光场尺寸为26mm×16.5mm，是当前扫描仪场尺寸的一半，只要保持当前掩模尺寸即可。这对制造大面积芯片以及扫描仪吞吐量都有影响。制作大型裸片的一种解决方案是接合两个单独的曝光，尽管这种方法带来了许多技术挑战，其中一些是EUV光刻独有的。此外，还提出了可以在晶片上支持26 mm×33 mm的更大掩模，扫描方向上的长度必须增加两倍。目前正在考虑12英寸x 6英寸的掩模。制造这种掩模需要进行工作量相当大的开发与重组，但不需要对掩模制作技术进行根本性的改变。
下表总结了High NA EUV光刻的其他挑战（不包括与构建复杂光学器件和曝光工具相关的挑战）。其中一些挑战已经在NA=0.33的EUV光刻中得到解决，但需要扩展以在更高的NA下使用。现有的问题仍然是挑战，部分原因是对边缘放置误差的更严格要求。许多关键挑战是相互关联的。例如，计算光刻由于聚焦深度的减少、需要包括抗蚀剂随机性作为工艺变化的一部分以及（潜在的）多个掩模吸收体来解决掩模3D效应而变得复杂。随机性的关键挑战将在下一节中讨论。
表-1 High NA（0.55）EUV光刻的主要挑战
从长远来看，可以通过开发NA高于0.55的工具进一步扩展EUV，并且正在考虑Hyper NA系统（NA≥0.75），更短的波长（6 nm<λ<7 nm）也在评估中——这有时被称为超越EUV（BEUV）。Hyper NA工具将使用当前EUV光刻已经到位的大部分基础设施，尽管需要对掩模上的多层进行一些修改。偏振光可以进一步提高图像质量，并使NA≥0.75的EUV光学器件充分发挥潜力。由于目前的EUV光源产生非偏振光，因此需要引入新技术来产生偏振光。对于Hyper NA成像，焦深也将非常小，并且这将需要抗蚀剂厚度低于20nm。IRDS计量路线图中讨论了这些挑战。如下文所述，较薄的抗蚀剂也带来了图案转移挑战和材料挑战。
改变到更短的波长将是比增加的NA更大的变化，并且更具挑战性，较短波长的光刻将比＝13.5nm的Hyper NA具有更大的聚焦深度。短波长光刻需要新的光源、多层涂层和光刻胶。在较短波长下保持相同水平的光子散粒噪声将需要输送到晶片的光能加倍，这将大大增加投影光学器件中掩模和反射镜的加热。
随机性
随机性是指随机因素导致印刷特征随实例随机变化。例如，即使掩模特征具有相同的尺寸，成像剂量的随机变化也会导致打印不同尺寸的接触孔。随机性源于成像和图案化过程中的随机变化。它们可能导致较差的图案质量，例如线宽粗糙度或较差的CD均匀性，并且它们可能导致实际的图案缺陷。随机效应随着特征尺寸的缩小而变得更糟，管理随机效应是EUV光刻的挑战之一。在2022年的路线图中，我们预计打印剂量必须在四个节点中增加约3倍，以解决随机问题，并使打印的EUV特征能够满足关键的尺寸一致性要求。随机效应随着抗蚀剂膜变薄而变得更显著，并且如果抗蚀剂薄膜吸收更少的光则更糟。由于抗蚀剂膜必须变得更薄以适应EUV High NA投影的小聚焦深度，这将迫使抗蚀剂吸收率增加。
EUV计算光刻能力
考虑到先进EUV能力（High NA@0.55和Hyper NA@0.75)，掩模、投影光学器件和照明的协同优化比以往任何时候都更加重要和具有挑战性。如下所述，不仅将使用先进的光学邻近校正（OPC），而且需要曲线掩模。正常的趋势是，由于更小的特征尺寸和更复杂的辅助特征，每次生成掩模都需要更多的数据，但曲线特征的出现和反向光刻技术（ILT）的使用有可能将掩模数据量增加十倍以上。这将给计算光刻路径和掩模数据处理和制作流程的每个元素带来压力。它将刺激人工智能等新方法，或更多地使用图形协处理器等专用芯片来加快计算速度，并采用新的掩码数据格式，如multigon，作为传统P39 oasis标准的扩展。
EUV 掩模
对更复杂和曲线图案的需求导致了掩模制造中的长写入时间。多波束掩模写入器已经投入使用多年，有助于解决这个问题。另一方面，用于评估图案化掩模的转移特性的测量技术仍然存在许多问题，包括其成本效率，并且还存在对亮场掩模、亚分辨率辅助特征和缺陷控制的担忧。此外，EUVL具有足够透射率和长寿命的薄膜的实际应用也是一个问题。对于EUVL的High NA时代，由于将使用变形光学系统，掩模缩小在一个方向上变化，并且图案有效面积有限，因此有必要考虑增加掩模尺寸和/或缝合多个掩模以打印大的裸片尺寸。此外，还需要开发新的掩模吸收材料和工艺，以减少掩模3D效应，并在晶片上获得更高的图案分辨率和保真度。
能源效率
能源使用和其他资源消耗越来越受到世界各国的关注。半导体制造消耗大量能源，在某些情况下是一个国家总功耗的可测量部分。IRDS ESH&S团队正在评估晶圆厂的能源和水消耗以及对环境的影响，并推断未来的使用情况，以确定哪里可以减少消耗。现在的另一个问题是，器件密度和芯片性能的提高是否超过了晶圆厂使用的能源、水和其他资源。
光刻是仅次于设施要求的第二大耗电来源。EUV光刻的使用正在增长，并且可能是能源的主要消耗者。光刻和图案化团队正在与ESH团队合作，以了解EUV使用量增加对功耗的总体影响。评估是复杂的，因为即使增加EUV的使用也会增加能耗，用EUV单次曝光代替多次图案化往往会降低图案化水平，这可以降低能耗。
光刻能源小组正在努力开发一种方法，该方法考虑了使用这些工具的吞吐量和能耗的完整光刻过程中使用的设备的各种功率要求，以及基于各种节点的工艺流程产生的成品器件。
目前的情况是，能源子集团有较简单节点的工艺流程，并已根据已确定的工艺流程和典型设备功率要求制定了计算每个节点的Litho功耗的方法。整个过程的下一步包括获得详细的设备型号（以获得特定的能耗）以及产量。
团队正在努力研究多级光学曝光工艺流程以与单掩模EUV工艺流程进行比较。由于光学掩模和EUV掩模之间的制造工艺差异，这增加了复杂性。
计划在2024年路线图的完整更新中报告模型的状态和这些调查的结果。
封装与光刻
高级封装在以下几个方面与图案化相关：
- 图案直接用于封装过程
- 使用先进的封装可以减少光刻对系统成本的总体影响
- 先进的封装可以潜在地用于解决由High NA EUV系统的现场尺寸引起的问题
- 先进的封装还提供了器件堆叠的替代方案以及由此产生的严格缺陷密度要求
先进的封装已经通过分解来减少光刻对系统成本的影响。在这种方法中，可以使用非常先进的光刻技术来收缩电路的部件，例如逻辑单元和存储器，与电路的其他部件（例如输入/输出）分开制造，这些部件可以使用便宜得多的图案化技术来生产。然后，通过先进的封装将电路的单独制造部分（有时称为芯粒）集成在一起。使用这种方法，可以凸显使用先进光刻技术进行缩放的好处。先进封装的成本与制造芯粒而不是更大芯片所节省的成本之间存在权衡。High NA EUV的使用，其中由于较小的曝光场而更难制造大芯片，可能会将这种折衷更多地推向将较小芯片与高性能封装一起使用的方向。
高级封装需要基板，可以并排放置几个芯片，并且包含互连线和芯片连接位置。使用图案化技术可以创建连接模式。封装基板可能具有相当大的翘曲，达到100微米或更大，带来对夹持和聚焦的光刻挑战。可能涉及大型封装和衬底，需要大型场曝光工具或直接写入系统。例如，LGA 6096封装的侧面面积大于70mm。用于封装的常见基板尺寸为510 x 515 mm，甚至可以支持大型封装。无论是大型曝光工具还是直接写入系统，都存在巨大的工程挑战，特别是当高级封装中的功能远远缩小到一微米以下时，就需要能够产生非常高纵横比结构的蚀刻工艺，例如硅过孔。
图案化材料与集成
图案化集成路线图是由减少可变性并仍然支持电气性能的需求驱动的。可变性的一个主要优点是边缘放置误差（EPE）。EPE定义为考虑局部变异性（LER/LWR、LCDU）和全局变异性（叠加）的术语总和。本节分为两个主要部分：
- 图案化材料：专门定义的抗蚀平台和辅助材料，以减轻EPE的局部可变性成分
- 模式集成：定义集成方案和所需材料，以减轻EPE的全局可变性成分
图案化材料
图案化材料仍然是扩展缩放的一个关键挑战。随着抗蚀剂的连续显影，底层和图案化堆叠的共同优化对于提高图案化性能是必要的。化学放大抗蚀剂（CAR）仍将是1-nm节点的主力，关键器件和金属级别都有单一和双重图案化选项。CAR在材料随机性方面有了显著的改进。它们是用较小的构建块设计的，具有减少其多个组件分布可变性的策略。对它们的化学性质进行了详细研究，以通过最大限度地增加与吸收光子的有用化学相互作用的数量来提高量子产率。旋涂和沉积的下层都被调整以优化抗蚀剂下层相对于随机缺陷和图案转移的相互作用。CAR向底层硬掩模的图案转移是另一个活跃的发展领域。新的descum化学、化学选择性沉积策略、基于原子层的蚀刻技术在减轻光刻中形成的随机缺陷方面被证明是有效的。
高级硬掩模（HM）材料也被提出，其固有特性被设计用于减轻图案保真度损失（即，蚀刻后LER和尺寸损失）。特别重要的是用于低k ILD蚀刻的HM材料，其中器件中的最小节距被图案化。随着间距接近20nm分辨率，等离子体气相沉积（PVD）TiN似乎正在接近其能力极限，人们正在探索一种新的概念，即无Ti选项或等离子体增强原子层沉积（PEALD）TiN，它使膜性能具有更大的可调性，从而通过应力和结晶度控制来减轻LER。
尽管这些材料的进步加上成像的改进，CAR仍将面临2-1.5 nm节点的挑战。一些报告显示，CAR抗蚀剂没有跟上用于线和空间的金属氧化物抗蚀剂（MOR）的进展，尽管它们保持了接触孔性能，并且在MOR工艺开发方面取得了实质性进展。NXE:3400扫描仪上最近的单次曝光极限数据表明，CAR在亚28 nm间距分辨率下可能具有更高的缺陷和低灵敏度。亚28nm节距尺度的纵横比将需要减薄抗蚀剂厚度，这将对粗糙度和断线缺陷产生负面影响。抗蚀剂供应商已经在通过新兴的抗蚀剂设计来应对这些挑战。简化抗蚀剂化学以限制随机性、结合的光化学成分和替代显影剂可能是使CAR在更高分辨率下具有竞争力的方法。尽管CAR显影工艺的主流是使用TMAH显影剂的正色调湿式显影（PTD），但使用新引入的疏水显影剂——负色调湿式显影剂在分辨率和粗糙度方面都有所改善。
金属氧化物抗蚀剂具有可以转化为更高灵敏度的高光子吸收，是CAR的最大竞争对手。这些新材料预计在1.5nm及以上的节点中使用。虽然可以预见0.33 NA双图案化的一些潜在应用，但MOR的微分器将具有High NA 0.55 EUV插入。凭借更高的分辨率能力，MOR有望解析二维结构，这将实现单次曝光并减少所需的EUV掩模数量。MOR平台有望不断改进，量子产率不断提高，以在不影响剂量的情况下改善粗糙度和缺陷率。基于轨道的边缘焊道去除和背面/斜面清洁选项已成为解决金属污染的标准流程，并将继续发展。作为一类新的抗蚀剂，了解环境和工艺延迟对其稳定性的影响仍然是MOR的一个重要关注点。对于High NA光刻，需要缝合以适应后续曝光中打印的单个裸片，CD稳定性控制至关重要。MOR正在考虑采用抗蚀剂涂层、曝光和显影步骤的新型工艺流程。描述这些新方法的效果及其对抗蚀剂性能的影响是近期行业关注的焦点。
MOR同时考虑湿法和干法开发。虽然湿法开发利用了CAR现有的生态系统，但需要新的硬件改进来优化MOR的性能。干式沉积和干式显影的抗蚀剂都是该行业的新候选者。最近，一种新的基于涂布机/显影剂的显影方法被引入MOR显影，以改善分辨率、粗糙度、灵敏度、图案塌陷和缺陷率。干式显影的优点在于能够实现更高的纵横比而不发生图案塌陷。MOR底层和图案转移技术的调整也是一个重要的发展领域，可以提高其性能。
定向自组装技术正在被评估或用于逻辑、存储器和CMOS传感器的器件制造。DSA成本合理，用于从粗略的初始图案制作重复的平滑细间距图案。
图案重塑技术已经宣布，未来可能用于针对特定类型或布局上的小型亚分辨率特征；尽管有益并且支持降低光刻成本之类的重要需求，但是就材料和显影技术能力而言，它们仍无法改善现状。
另一个迫在眉睫的挑战是可能对含氟化学品进行更严格的监管，包括可能禁止其使用。一些光刻材料含有氟，并且没有可用的替代品。请参阅IRDS ESH&S路线图了解更多详细信息。
图案化集成
随着器件中的最小间距逐渐保持缩放，EPE的裕度变得更小，导致图案化空间中的额外复杂性增加。
每个EPE组件都有自己的路线图，以确保每个技术节点都有足够的EPE预算。已经发表的数值模拟估计了EPE最敏感的工艺参数，覆盖占预算的40%，LER占预算的25%。
为了增强覆盖的过程窗口，从而减轻EPE，已经提出了几种自对准技术，利用特定的新过程集成方案。关键原理是利用多色蚀刻对比度以及先进的蚀刻系统来提高选择性，以降低最终尺寸和放置对实际错位的敏感性。这些技术被称为设计技术协同优化（DTCO）或缩放助推器。有史以来采用的第一种DTCO技术是利用ABACA彩色方案的自对准块（SAB）。
DTCO is also important for enabling the correct node-to-node die area scaling, as minimumDTCO对于实现正确的节点到节点管芯面积缩放也很重要，因为最小间距接近20nm及以下。具体而言，采用DTCO和自对准技术来实现新的布局策略，旨在提供更紧凑的器件设计，从而实现比临界尺寸缩放更快的管芯面积缩放，并避免不可接受的RC延迟增加。
我们将图案化集成定义为专门为实现先进DTCO技术而开发的图案化技术和材料路线图的分支。在目前正在酝酿的许多选项中（超级过孔、半暗面、完全自对准接触…），下面讨论了与即将到来的节点中的图案化集成最相关的两个选项，以及材料特性的路线图：
1.完全自对准过孔（FSAV）
2.有源门上的自对准触点（SAC用于COAG）
完全自对准过孔
FSAV技术包括创建ABAB多色图案化方案，其中“A”是底层金属，“B”是用于自对准蚀刻的额外电介质永久材料；这使得能够在光刻级别打印更大的过孔，具有增强的覆盖预算，并且还将在过孔和相邻的未连接金属线之间创建更长的泄漏路径，从而提高器件可靠性。
图1报告了传统流程（控制流程）与FSAV流程的工艺流程图，自对准材料报告为深蓝色；它还报告了在恒定节点间RC延迟的假设下估计的所选间距的自对准材料的估计特性。
图-1常规和FSAV方案的比较（左侧）；材料路线图与节点（右侧）
已经证明，FSAV方案与控制流相比可以显著增加覆盖预算，这将是实现2 nm节点以外路线图的关键技术。
自对准材料介电常数必须与间距一起缩放，以避免与FSAV方案相关的过高RC影响。用于高蚀刻选择性的最佳材料通常具有高介电常数。
自对准材料是通过区域选择性原子层沉积（ASD）沉积的，这是一种新兴技术，利用相邻材料之间的表面能差在一个材料上沉积，而不是在另一个上沉积。在特定情况下，需要介质上电介质（DoD）ASD。FSAV预计需要从间距20nm开始。
有源栅极上的自对准接触（用于COAG的SAC）
COAG使单元能够实现更有效的接触和设计布局，栅极接触不需要虚设栅极，以最大限度地降低与源极和漏极接触短路的风险。该概念基于多色选择性方案，如图2所示。
图-2 COAG SAC集成方案（左侧）、材料路线图与节点（右侧）
必须创建ABCBA图案，其中“A”是覆盖源极/漏极（S/D）接触的材料，“B”是低k间隔物，“C”是电介质栅极帽。间隔物宽度（B）定义了采用自对准方案的需要，阈值暂定为6nm。为了形成两个不同的接触族（在栅极和源极/漏极上，在通用术语中分别为VCG和VCT），需要两个专用掩模和曝光步骤，每个步骤之后都是选择性地打开A或B的蚀刻步骤。
自对准A和C材料在器件中是永久性的，因为它们只在必须建立接触的地方被去除，所以它们必须像CPP一样缩放其介电常数，以最大限度地减少它们对RC延迟的影响。图2中的表格报告了在节点间恒定RC系数假设下定义的路线图，以及满足要求的一些材料示例。
多色图案化方案可以通过凹陷S/D和栅极材料，然后在间隙中沉积并平坦化，或者通过金属上电介质（DoM）ASD来生成。虽然Recession+Gapfill方法利用了传统技术，但它会导致在几个工艺步骤中需要处理的纵横比增加。区域选择性沉积有望成为未来COAG SAC以及将开发和实施的所有其他DTCO技术的有力推动者。
长期挑战（2028及以后）
从长远来看，IRDS路线图预计，逻辑设备将转向通过堆叠进行扩展，而不是通过收缩进行扩展。这将大大增加EUV级别的数量。由于EUV水平是关键水平，因此可以预测，在工艺升温后，它们将产生大部分光刻缺陷。取每个节点所需的缺陷密度，并计算每个关键级别所需的故障密度以满足该目标，可以逐级别投影所需故障密度。如图3所示，使用多层器件时，缺陷密度需要降低几个数量级才能保持良率。该图表假设2022年的缺陷密度刚好满足要求，并且2022年缺陷密度被归一化为1。如果不能实现缺陷密度的快速降低，那么转移到更小的管芯尺寸并使用先进的封装来集成更小的芯片可能是提高产量的途径。
图-3 每个器件和每个级别的缺陷率预计需要的改进
结论
0.33 NA的EUV现在已经确立。EUV的扩展正在开发中，更高的NA工具预计将于2024年开始提供。采用High NA EUV存在许多挑战，包括小工艺窗口、掩模制作、随机效应和缺陷。High NA将带来更小的曝光场尺寸。这可能会刺激先进封装和/或更大掩模尺寸的增长。与电路面积缩放相比，CD缩放的放缓需要实现先进的DTCO，以比CD收缩更大地减小电路尺寸。必须改进材料以支持新的工艺节点。不仅抗蚀剂必须改进，而且底层、图案质量改进工艺（如基于DSA的工艺）和图案转移工艺也需要改进。前沿抗蚀剂技术主要基于化学放大材料，但基于金属的抗蚀剂和一些干沉积抗蚀剂在能够在低膜厚度下工作和工艺集成方案方面都显示出前景。诸如完全自对准过孔和有源栅极上的自对准接触的技术将是实现这一点的关键。从长远来看，从尺寸缩放转换为堆叠缩放需要更快地改善EUV缺陷率。每个EUV水平的缺陷率将需要每个节点大约降低一个数量级，而不是每个节点降低20%或更少。
