CA57 MPCore TRM中：
Page 1-7 :
Note:
All the processors share an integrated L2 cache and GIC CPU interface.
根据Page 2-2 CA57's block diagram:
每一个Core，都有自己的GIC CPU Interface.
因此，CA57 MPCore中：应该是每一个Core都有自己的GIC CPU Interface，而非共享一个？
CA57 MPCore TRM中：
Page 1-7 :
Note:
All the processors share an integrated L2 cache and GIC CPU interface.
根据Page 2-2 CA57's block diagram:
每一个Core，都有自己的GIC CPU Interface.
因此，CA57 MPCore中：应该是每一个Core都有自己的GIC CPU Interface，而非共享一个？
GIC CPU interface的定义是指一组线，参考page A-6的signal，例如nIRQ[N:0],
N 代表core数量减一。
所以“All the processors share an integrated L2 cache and GIC CPU interface.” 是正确的。
Page2-2意思是每个core都会有独立的中断线。
