cache misses

这是cache硬件设计细节的参数，能减少pipeline停顿，增加L1 cache回填的带宽。

当L1 cache miss之后，cache控制逻辑会访问下级memory进行回填，这往往非常耗时，并且cache会block住后续的pipeline对cache的访问，从而使得memory访问延迟直接对pipeline可见。CPU支持3个outstanding cache miss，表示CPU可以在cache miss的情况下继续接受pipeline对cache的访问，直到第3次cache miss才会block pipeline。此时总共有3条cacheline在进行回填，相比于1 outstanding cache miss，cache回填带宽增加3倍。