cpu访问L1 cache需要几个cycles？ L1 cache访问L2 cache呢？ L2 cache访问DRAM呢？
不同CPU的L1 hit，L2 hit latency都是不一样的。A53 L1 hit是1个Cycle，L2 hit大约是11个cycle。访问DDR的latency由系统决定。
