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棋子 · 2019年10月24日

为什么connect_power_supply之后pg仍然没有连上，还需要derive_pg_connection才行？

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

upf文件里面有VDD_ADC, VSS_ADC,但是做完power network之后为什么没有这两个port和net？

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

terminal位置

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

"is_clock_used_as_clock" attribute含义

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

为何IO上的timing优化不如内部重要？

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

把ao buffer dont_use的原因?

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

power switch的high fanout

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

pin density 对看congestion有帮助吗？ ICC

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

max fan out的值是看经验吗？

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

place时的clock uncertainty和期望skew有关吗？

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

place前为何要设哪些层需要extract？

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

没有正确识别clock gating cell的问题

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

为何从dff出来接到clk sel的不能设case value？

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

skew的约束跨gen clock吗？

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

在本实验使用的工艺上，min area是soft的约束吗？

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

为什么在route的时候设worst scenario？

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

请问warning中fram lib_cell的pg_type属性如何查看

SoC 芯片芯片设计后端

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棋子 · 2019年10月18日

能否请老师整体介绍下SV 仿真环境搭建的注意事项和仿真工具中参数如何设置

SoC 芯片芯片设计后端

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棋子 · 2019年10月18日

请问要实现手动输入一个数给变量赋值需要什么样的语句

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月18日

不同initial块相互是同步的吗

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月18日

为什么关联数组不能用for遍历，只能用foreach

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月18日

请问fork join做超时检测要怎么写

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月18日

请问老师，如何理解环状链表

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月18日

为什么固定数组的初始化未在{}前添加'符号时编译不报错？

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月18日

nom_process代表什么

SoC 芯片芯片设计后端

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棋子 · 2019年10月18日

STA不是应该做完Route 以后分析才有意义吗。 wire delay 再route 的时候不是实际电路的延迟吗

SoC 芯片芯片设计后端

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棋子 · 2019年10月18日

source ./flow/design.sdc

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月18日

lab里面提到的clock port在design中不存在

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月18日

virtual clock 作用

SoC 芯片芯片设计后端

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棋子 · 2019年10月18日

为什么一般先修setup后修hold

SoC 芯片芯片设计后端

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会提问的人，都是懂得思考的人

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为什么connect_power_supply之后pg仍然没有连上，还需要derive_pg_connection才行？

upf文件里面有VDD_ADC, VSS_ADC,但是做完power network之后为什么没有这两个port和net？

terminal位置

"is_clock_used_as_clock" attribute含义

为何IO上的timing优化不如内部重要？

把ao buffer dont_use的原因?

power switch的high fanout

pin density 对看congestion有帮助吗？ ICC

max fan out的值是看经验吗？

place时的clock uncertainty和期望skew有关吗？

place前为何要设哪些层需要extract？

没有正确识别clock gating cell的问题

为何从dff出来接到clk sel的不能设case value？

skew的约束跨gen clock吗？

在本实验使用的工艺上，min area是soft的约束吗？

为什么在route的时候设worst scenario？

请问warning中fram lib_cell的pg_type属性如何查看

能否请老师整体介绍下SV 仿真环境搭建的注意事项和仿真工具中参数如何设置

请问要实现手动输入一个数给变量赋值需要什么样的语句

不同initial块相互是同步的吗

为什么关联数组不能用for遍历，只能用foreach

请问fork join做超时检测要怎么写

请问老师，如何理解环状链表

为什么固定数组的初始化未在{}前添加'符号时编译不报错？

nom_process代表什么

STA不是应该做完Route 以后分析才有意义吗。 wire delay 再route 的时候不是实际电路的延迟吗

source ./flow/design.sdc

lab里面提到的clock port在design中不存在

virtual clock 作用

为什么一般先修setup后修hold

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会提问的人，都是懂得思考的人

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为什么connect_power_supply之后pg仍然没有连上，还需要derive_pg_connection才行？

upf文件里面有VDD_ADC, VSS_ADC,但是做完power network之后为什么没有这两个port和net？

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"is_clock_used_as_clock" attribute含义

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把ao buffer dont_use的原因?

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place时的clock uncertainty和期望skew有关吗？

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为何从dff出来接到clk sel的不能设case value？

skew的约束跨gen clock吗？

在本实验使用的工艺上，min area是soft的约束吗？

为什么在route的时候设worst scenario？

请问warning中fram lib_cell的pg_type属性如何查看

能否请老师整体介绍下SV 仿真环境搭建的注意事项和仿真工具中参数如何设置

请问要实现手动输入一个数给变量赋值需要什么样的语句

不同initial块相互是同步的吗

为什么关联数组不能用for遍历，只能用foreach

请问fork join做超时检测要怎么写

请问老师，如何理解环状链表

为什么固定数组的初始化未在{}前添加'符号时编译不报错？

nom_process代表什么

STA不是应该做完Route 以后 分析才有意义吗。 wire delay 再route 的时候不是实际电路的延迟吗

source ./flow/design.sdc

lab里面提到的clock port在design中不存在

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为什么一般先修setup后修hold

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STA不是应该做完Route 以后分析才有意义吗。 wire delay 再route 的时候不是实际电路的延迟吗