棋子 · 2019年10月24日

skew的约束跨gen clock吗？

SoC 芯片芯片设计后端

假设reg1是clk1，reg2是clk2，clk2是clk1的generated clock，那工具会约束reg1和reg2间的latency尽量小于设定的skew吗？

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极术小姐姐 · 2019年10月24日

会的，工具把这个称为global skew

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