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    PCIe 定位:链路问题定位方法

    当PCIe出现链路不稳定时,如何进行进行问题定位。本文描述的场景:EP PCIe 最高速率为gen4模式,ltssm状态机无法持续稳定在L0状态。

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    小米SU7来了,一辆电动汽车里面都有哪些芯片?大佬一分钟带你全了解

    1680年,英国著名科学家牛顿首次提出喷气式汽车方案。至今,汽车经过长达三百年的发展,其动力来源已由最初的蒸汽、汽油变革到电力,性能指标也一步步飞速提升。然而,汽车的智能化进程却远远落后于消费电子。与传统汽车不同的是,智能汽车要求具有联接能力、感知能力、表达能力以及计算能力等四种基础能力,而这需要大...

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    数字IC设计中异步FIFO的时序约束

    使用异步FIFO同步源自不同时钟域的数据是在数字IC设计中经常使用的方法。在异步FIFO中,读指针在读时钟域,写指针在写时钟域,所以不能单独运用一个计数器去产生空满信号了。因此,须要将写指针同步到读时钟域去产生空信号,将读指针同步到写时钟域去产生满信号。

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    PCIe物理层

    在看完事务层和数据链路层之后,我们来继续我们的协议栈之旅吧!这一篇中,我们会来看看PCIe物理层(Physical Layer)是如何工作的,从而帮助我们更加深入的了解PCIe的数据传输。

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    IP DV和SOC DV如何选?

    不少粉丝问我这个问题,今天我们就来给大家分析下。首先说下结论,IP DV的需求会越来越少,SOC DV则不会,如果有得选尽量选SOC DV。为什么有这个结论,我们下面分析下。

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    PCIe协议栈,事务层和数据链路层

    在上一篇中,我们介绍了PCIe设备的配置空间,及其设计的目的,最后我们说到了消息路由的设计。所以,这一篇我们就继续这个话题,来看看PCIe设备之间的通信方式吧。

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    ISSCC 2024:中国首次!北大团队获年度唯一最佳论文奖!

    2月18日-22日,国际固态电路会议(ISSCC2024)召开。北京大学黄如院士-叶乐教授团队的论文(Jihang Gao, Linxiao Shen, Heyi Li, Siyuan, Ye, Jie Li, Xinhang Xu, Jiajia Cui, Yunhung Gao, Ru huang, and Le Ye, “A 7.9fJ/Conversion-Step and 37.12aFrms Pipelined-SAR Capacitance-to-Digital Converter with kT/C N...

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    IC设计错误案例:可读debug寄存器错误跨时钟

    本文将介绍一个跨时钟错误的案例如图所示,phy_status作为一个多bit的phy_clk时钟域的信号,需要输入csr模块作为一个可读状态寄存器,目的是方便debug,而csr模块是sys_clk时钟域,此时phy_status需要进行跨时钟,得到sys_clk时钟域的phy_status_sync送到csr模块。

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    IC最新最全EDA虚拟机分享(RedHat7.9)

    导言本次更新完虚拟机后,下次更新估计得等到下一次了,应该不会是最近。「更新特点:」1、解决新版本软件启动慢的问题2、一改以往只安装Synopsys软件的问题,本次添加了Mentor,Cadence等公司软件。3、本次首次使用redhat(7.9),yum的源已经换为centos,如果你使用yum update,桌面什么的会全部变为centos。4、桌面给...

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    PCIe基础概念与设备树

    PCIe的全称是Peripheral Component Interconnect Express,是一种用于连接外设的总线。

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    PCIE定位:PCIe需要的debug设计

    如图所示,PCIe IP作为endpoint与RC对接,用户实现了应用逻辑,与PCIe IP进行交互,交互信号中data格式为TLP报文格式,且交互信号包含相应的控制信号,例如PCIe配置空间和IP相干的配置信号。         

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    2024年真正有实力的IC公司们要发力了!

    在2023年的12月,我注意到一个有趣的现象:猎头推荐的公司的质量明显提高了。这引起了我的好奇,于是我在社交媒体上发起了讨论,询问大家是否知道背后的原因。

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    Verilog中关于文件操作的系统任务

    Verilog提供了很多对文件操作的系统任务和函数,例如打开关闭文件、向文件写入值、从文件读出值等等。

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    干货!还不知道怎么用emac 实现Verilog自动连线?

    我们在编写一些比较复杂的Verilog代码时,通常需要进行大量的手动连线工作,这种工作十分容易出错,并且在代码模块的嵌套层级较多时,更改里层的一个代码,可能就需要更改其外部一系列模块的端口信息等,因此,使用emacs工具能快速实现大批量的、复杂的Verilog模块之间的连线操作。

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    一道有意思的设计&验证“麻雀”题,你会吗?

    前不久一位朋友发来一道验证题,虽然题目不是很复杂,但是琢磨了下感觉其中需要掌握的内容还是很多的,正所谓麻雀虽小五脏俱全。下面将对此题涉及的一些内容进行挖掘和示例,与大家分享下。

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    IC设计:ram的应用-使用bitmap实现数据压缩

    Bitmap是一种通过位映射来高效存储和查询数据的技术,它在处理大规模数据集时能够有效地节省内存空间。Bitmap技术特别适用于需要对大量数据进行存在性检查的场景,比如用户签到、页面访问等,它可以显著节省内存空间。

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    芯片工作中的三重境界:场景感知、理论融合、复合认知

    我记得很早的时候读过一篇课文里面有一句话“看山是山,看山不是山,看山还是山”;这句话形容人从少年到中年到老年对世界认知随年龄和经历而变化。

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    标准延迟文件和时序报告中的delay value的一致性研究

    做后仿真的时候,有时你会发现,sdf(Standard Delay File)和时序报告(timing report)中的delay value不一样,是哪些因素造成的不一样呢?

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    老李带你看菜谱— stx_cookbook 之 加法器 (二)

    今天继续往下看菜谱。接下来看Ternary addition,先学个英文单词ternary,意思是3个组成部分,这里的意思就是3个数相加。来看code怎么写的

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    老李带你看菜谱— stx_cookbook 之 加法器 (一)

    一转眼距离老李上次更新又过去了三年多,十分抱歉,上次停更是因为老李工作和家庭的原因。承蒙各位的抬爱,目前这个号还有人在继续关注。目前老李回归,争取保持一定的更新节奏,也是给自己的一个要求,希望和大家一同进步。

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2019年08月07日 加入
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