很多人问我，怎么在Jetson Nano上跑我课程的代码，今天就给大家演示一下，如何在Jetson Nano跑通OpenCV学堂 B站 OpenCV C++快速入门30讲最后一个课时人脸检测的代码演示。
最近有群友问我system Verilog 和C怎么交互，在网上搜了一圈发现资料比较少，今天这里就和大家讲讲system Verilog 和C的交互。话不多说直接上干活。
众所周知，在prePlace阶段打完Power后，需要使用APR工具把网表中存在的例化完的instance来全 局放置在core内，这个布局阶段（place)会暴露出设计Case在不加任何约束下按工具默认的global density等设置摆放cell所存在的风险。
在systemverilog代码运行中，EDA工具会先给1个随机种子值(seed)，所有代码里的随机数都是根据这个初始种子衍生出来的。因此，通常来说，只要代码没有改动，且初始种子一样，那么仿真运行结果也一样。那么在questasim里如何设置和查看种子值呢？
在整个芯片流程中如上图所示的位置。这个步骤决定了芯片要不要做，也很大程度决定了最后是不是能有商业上的成功。这个阶段的输入是市场调研，输出是对芯片的商业需求。
我们在工作中常常会针对数组施加各式的约束，下面列举一下有趣的Systemverilog数组约束示例：
constraints可以是任何包括整型variables或整型constant的expression，如：bit, reg, logic, integer, enum, packed, struct.
在我们做项目时候，总是会有些失误，比如改错一行代码，用错一个脚本等等。但是小编要讲的下面这些神之操作，你遇到过没？
很多UVM用户平时更多的使用get_response()方式去获得uvm_driver的response，但get_response有些缺点：由于 get_response() 是一种阻塞方法，它会阻塞直到收到来自 UVM 驱动程序 (put_response()) 的响应。因此，如果我们使用 get_response() 方法实现并按此顺序将 start_item()、finish_item() 和 finally get_response(...
多片FPGA的原型验证系统的性能和容量通常受到FPGA间连接的限制。FPGA中有大量的资源，但IO引脚的数量受封装技术的限制，通常只有1000个左右的用户IO引脚。然后，这1000个引脚需要连接到其他FPGA或板上的外围设备，以形成尽可能普遍适用的互连网络，但这应该是什么样子？引脚应该以菊花链环形排列的形式连接各个FPG...
class里面包含data和对data进行操作的subroutines(functions and tasks)。class的data称为class properties，subroutines称为methods。两者都是class的members。
提纲：1、简单介绍建筑设计的各个环节2、建筑的三边设计方法与流水化3、建筑方案变更的处理流程和相应的规范化思考4、相关行业发展的思考5、题外话眼看他起高楼。眼看他宴宾客。眼看他楼塌了。兴衰成败世事沧桑似乎都与那高楼息息相关，足以见得建好一栋高楼是多么的重要。建筑设计是一门高深的学问，尤其是经过改革开放...
对SoC芯片要进行FPGA原型验证，假如设计较大，要将SoC中不同功能模块或者逻辑模块分别分配到特定的FPGA，那么对SoC的分割策略尤为重要。这一点和大规模的多片FPGA设计有所不同，在设计一个大规模的FPGA产品之前，你可能在一开始就会考虑到如何将不同的功能模块以及连接方式分别合理的放到不同的FPGA中，各个FPGA之间的连...
当将SoC的代码分割到多片FPGA的任务完成，并且所有FPGA的资源利用都很平衡，在建议的范围50%到70%左右。此外，每个FPGA中被分配到的RTL设计的IO最小化，也就是说分割边界的IO数量是最小的，但在如此好的工作之后，仍然有可能没有足够的FPGA引脚可用于连接所有设计IO，或者更准确地说，一些FPGA之间没有足够的板载trace迹...
尽管对于工程师而言目标始终是以原始形式对SoC源RTL进行原型化，但在原型化工作的早期，SoC设计必须进行必要的修改，以适应FPGA原型系统。设计变化通常是由于在SoC技术中发现的设计元素，这些设计元素在FPGA技术中不可用或不适合FPGA技术。原型平台的局限性也导致了设计的变化，对更高性能和调试工具进行了调整。
综合工具的任务是将SoC设计映射到可用的FPGA资源中。自动化程度越高，构建基于FPGA的原型的过程就越容易、越快。
今天来学习一下ARM的“智能功率分配”（Intelligent Power Allocation）技术，下文中简称IPA。大家不要与地址转换中的“中间物理地址”（Intermediate Physical Address）混淆了。
持久内存 (PMEM) 是非易失性、字节可寻址、低延迟的内存设备，其密度大于或等于DRAM。PMEM 位于内存总线上，支持像 DRAM 一样访问数据，这意味着它具备与 DRAM 相当的速度和延迟，而且兼具 NAND 闪存的非易失性。NVDIMM（非易失性双列直插式内存模块）和 Intel 3D XPoint DIMM（也称为 Optane DC 持久内存模块）是持久内...
提纲：1.从收纳中引入打包思想。2.罗列验证代码开发中的打包示例。3.归纳打包的思想。4.题外话。整理衣服，需要衣柜，收拾行囊，需要背包。摆放书籍，需要书架，归置杂物，需要抽屉。排兵布阵，连团师旅。学生管理，三年二班。治理天下，府州郡县。领导革命，划分阶层。从这些常见行为中，都可看到“打包”思想的影子。如...
提纲：1.小故事引出可验证性相关概念2.从几个方面阐述数字逻辑的可验证性设计(1)模块划分(2)数据采样(3)报文格式(4)仿真加速(5)信号命名3.题外话
