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    Verilog/SystemVerilog Tools——遇到的最好用插件

    ✎ 编 者 按最近因为工作原因在用 systemverilog 去写些东西,对于 systemverilog,一直缺乏一个在 IDEA 里写 SpinalHDL 的环境。在 VScode 中关于 Systemverilog 的插件有不少,每个插件都有各种各样完善的功能,但使用起来要么配置繁琐,要么功能不及个人预期,最近发现了 Verilog/SystemVerilog Tools 这个插件,很符...

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    致老 IC 工程师:你记忆中的"天经地义",可能已是年轻人的奢侈品

    前两天群里一位网友聊到一个 43 岁的资深工程师在直播间吐槽:"现在的年轻人真不行,技术差还浮躁,我们公司去年招的应届生试用期全给裁了。"结果立马被该网友怼回去:"80 后老登别装了!你们当年吃尽时代红利,现在公司不给培训,学校不教实战技术,招进来就要直接上手干活,完事还嫌新人不行。换你当年这强度,你行你...

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    ICer 的生存指南:如何打破年龄魔咒与转型困局?

    20 岁左右的学习效率是 30 岁后的 2-3 倍(数据来源:Nature Neuroscience ),这时候学半导体物理、器件原理,就像往 U 盘里存数据,又快又牢。

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    PCIe gen6 数据链路层总结(一)

    Data ExchangeAccept TLPs for transmission from the Transmit Transaction Layer and convey them to the Transmit Physical Layer

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    芯片设计全流程工程师的崛起:国产化背景下的“全能型人才”需求解析

    随着关税的话题火热每个行业都发生了翻天覆地的变化,芯片作为中美摩擦的首要“受害者”这几年可谓是风雨飘摇,有 19 年那波“抢人”的疯狂,也有 23 年“择人”的低谷,如今 25 年,逐渐趋向稳定的芯片人市场又是如何呢?

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    搞芯片不懂 cell 别乱用!看看 Vt cell 都是啥?

    Vt 指的是 MOS 管的阈值电压(threshold voltage)。具体定义(以下图 NMOS 为例):当栅源电压(Vgs)由 0 逐渐增大,直到 MOS 管沟道形成反型层(图中的三角形)所需要的电压为阈值电压。

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    从 GPU 芯片到智算集群,英伟达不给中间商赚差价

    GTC25 上,老黄拿出了最新也是最强的 BLackWell Ultra GPU(B300),不过这个不是重点,毕竟去年就发布了 B100 和 B200,这个就是小升级。

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    智算下半场生死战:DeepSeek开源正在淘汰哪些"伪AI玩家"?

    我前两天去国内一家 TOP 前几的公有云单位交流,我们提前预约了对方的一个部门领导,但是到了之后,对方草草聊了几句,就不好意思说道,要去开会。这个会是集团的技术老大召集开会,这个不能缺席。会议的议题就是 DeepSeek 开源之后对一些方向对策。并且,从春节后,这种会议,就没有断过,都在后 DeepSeek 之后,思考云...

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    AXI3与AXI4区别及互联

    在 SOC 各种总线中,AXI 是最重要的总线,没有之一。不管是在工作中,还是在面试中,AXI 协议是一个必须精通的知识点。ARM 从 AMBA1 到 AMBA5 一共五代的 AMBA 总线中,AXI 有两代,分别是 AMBA3 的 AXI3 和 AMBA4 的 AXI4。AXI3 和 AXI4 的区别在协议里当然可以找到对应的部分,但是真正的理解和总结 AXI3 和 AXI4 的文...

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    深入理解 DDR:DDR 的时序参数

    在当今这个数据驱动的时代,内存子系统的性能对各种计算系统的表现起着至关重要的作用。DDR(Double Data Rate)内存技术自 2000 年推出以来,经历了多次迭代和优化,已成为高性能计算、数据中心、消费电子和嵌入式系统中不可或缺的一部分。

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    后仿真里的负延迟

    在进行后仿真时,经常会看到工具反标时提示存在负延迟,并且这些负延迟经常出现在 SETUP、HOLD、INTERCONNECT 和 IOPATH 中。出现负延迟的原因很多,除了路径以外,还跟串扰(crosstalk)和噪声(noise)有关,下面我们就简要聊叙下这四种负延迟到底怎么回事。

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    cocotb 仿真加速——合并

    对于一个 RTL 设计而言,无论什么功能,其接口均可以抽象为 valid-only(Flow)接口或者 valid-ready(stream)接口。那么在 cocotbext-axi 里,其已经提供了一套非常不错的处理机制。在之前的文章《cocotb——一文看懂 stream lib》中对于如何使用,已经有了相对详细的分析。对于 cocotb 而言,其仿真效率一直是一言难尽的。...

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    手把手教你从零设计一款算力超过 1000Tops 的智能驾驶芯片

    智能驾驶已经逐渐成为汽车的标配。智驾芯片当然是智能驾驶的算力基石,而这玩意也常常被车企拿来宣传。如今,已经有车企开始宣传研发了 1000Tops 的智驾芯片。智驾芯片就如同汽车的大脑,非常的重要。那么,开发一款智驾芯片也是非常具有极高的技术含量的。今天,本文手把手教大家从零设计一款算力 1000Tops 的智驾芯片...

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    深入了解 PCIe 协议

    自 1992 年引入以来,PCI(Peripheral Component Interconnect)标准一直是计算机系统内部通信的重要组成部分。随着技术的进步,PCIe(Peripheral Component Interconnect Express)于 2003 年推出,它提供了一个更高效、更高带宽的接口。随着时间的发展,PCIe 已经成为现代计算平台的标准,从最初的 1.0 版本发展到了如...

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    当机器人学会扫堂腿:一场踢向万亿市场的芯片机遇

    “机器人会武术,谁也挡不住。”只要打开短视频,十秒之内大概率会刷到机器人。银色的身影,左右勾拳加上一个回旋踢,李小龙一样的招牌动作,一脚就踢进了我的心窝里。这年头连铁皮人都开始练武术了,芯片圈的老铁们还在熬夜给芯片参数调整精修。回想一年前。2024 年 7 月 4 日,特斯拉二代 Optimus 在上海世界人工智能大...

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    递归设计:高效实现前导 0 计算电路

    ✎ 编 者 按目前看到的实现前导 0 电路的最优设计,在 SpinalHDL 中通过递归的形式来实现前导 0 电路。

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    一文搞懂 CRC 的并行实现

    ✎ 编 者 按关于 CRC 算法,在网上有不少网站支持填充 CRC 参数后自动生成 CRC 算法的并行 SystemVeriolg 代码实现。之前秉承着拿来主义,对其中的实现不求甚解。然而知其然,更要知其所以然,比如说想要实现一个多项式可配置的 rtl 电路该如何去做,这是线上网站是所不能解决的。

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    浅谈 PCIe PHY:Original 与 SerDes PIPE Architecture 对比

    SerDes 架构是在 Intel 的 PIPE 5.0 规范(5.1 版本已有 Serdes PIPE 描述)中引入的,通过将原来属于 PCS 层的部分逻辑移至 MAC 层,从而达到简化 PHY(包含 PCS 和 PMA)结构的目的。PHY interface 是一套用于 PCIe、SATA、USB、displayPort 协议的接口,简化后的 PHY(Serdes PIPE 架构)更容易适配不同的应用。针对 ...

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    用“北京地铁图”看懂 SoC 设计

    “每天用手机刷视频、打游戏、扫码支付的你,可能从未意识到:掌心里的这块‘玻璃板’中,藏着一座堪比北京地铁网的超级迷宫——它就是手机芯片(SoC)。

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    cocotb——一文看懂 stream lib

    ✎ 编 者 按一文理清楚在 cocotb 中 stream 类型接口的 driver、monitor 是怎么运作的,如何运用这些库快速搭建自己的仿真平台。

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2019年08月07日 加入
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