印度科学研究所 (IISc) 的研究人员开发了一种设计框架，用于构建下一代模拟计算芯片组，与大多数电子设备中的数字芯片相比，该芯片组速度更快、功耗更低。
在最近的ISSCC会议上，来自英特尔的Mozhgan Mansuri就有线和无线接口设计中与时钟有关的内容做了一个很有启发性的简短演讲。这次演讲非常深入，包括了从基本的时钟原理到合成和分配时钟信号的独特电路设计策略的回顾。
这一生，我们会经历很多的事情，有成功的，也有失败的，有开心的也有悲伤的，经过了千军万马，过了高考独木桥，进入大学，而后读研或者工作，做的每一件事，每一个路口的选择，都将与我们的人生有很大的关系，这一切的事情我们都会赋予其一些意义。人生里发生了这么多事情，我们不断地权衡处理它们，往往因为无知、或是...
本文你将了解到：现有芯片布局（floorplan ）设计过程的痛点。 人工智能如何优化这一过程，将所需时间从数周缩短到数小时。 扩展相同方法以改进不同硬件设计过程的潜在应用。人工智能（AI）已经彻底改变了许多市场，包括制造业、制药业、航空航天等，但硬件系统是迄今为止尚未在人工智能方面进行任何重大投资或创新的领...
影像是全人类的旺盛需求，我们的生活被手机摄像头彻底改变了。极具活力的中国市场引领了手机摄像技术的发展。
近日国外网友Fritzchens Fritz 设法获得了俄罗斯贝加尔湖电子（Baikal Electronic）的48核BE-S1000服务器级系统芯片（SoC）的样品，并将其置于红外显微镜下，以揭示其内部结构。此外，该SoC的一些基准测试结果已经浮出水面。
深度亚微米技术的进步，以及增加多种功能以降低成本，结合现有操作规模，意味着SoC的设计变得更加复杂。
2021年，Arm 推出了 Cortex-A710，这是armv9架构下的第一个大核。今年(June 28, 2022) Arm又推出了他们最新的下一代大核Cortex-A715(也称为 Makalu)。
CXL内存协议被称作CXL.mem。CXL.mem定义了CPU和内存之间的传输接口。该协议可用于多个不同的内存连接选项，包括当内存控制器位于主机CPU中时，或当内存控制器位于加速器设备内时，或当内存控制器移动到内存缓冲芯片时。
对于load/store指令，有必要再深入研究一下。由于load和store指令是相对应的，我们今天重点看load。
CXL.cache协议将设备和主机之间的交互定义为多个请求，每个请求至少有一条相关的响应消息，有时还有数据传输。该接口在每个方向上由三个通道组成：请求（Request）、响应（Response）和数据（Data）。通道按其方向命名，D2H表示设备到主机，H2D表示主机到设备。
文章大纲本期投资提示显示驱动芯片市场概况大尺寸为切入口，中小领域伴随产业转移替代加速显示行业 本期投资提示显示驱动芯片全球近千亿市场：根据CINNOResearch数据，2021年全球显示驱动芯片市场规模预计增至138亿美元，增长率将达到56%为近年来的最高峰，也为全球集成电路芯片市场中成长力度最大的细分产业之一。目前...
当以太网接口的速率提升到100G以上后，用传统FPGA来实现对应的数据处理时，一定会遇到总线效率的问题。本文就分享团队对大位宽高速数据处理时采用的分段总线方法的一些心得，希望大家可以批评指正。
今天我们来简单研究一下ARM的load和store指令。文中的分析都是默认基于A64指令集。如果不明白A64是什么，或者对处理器内部常用寄存器不清楚，建议看看前面的文章。
CXL.io为IO设备提供非一致性的load/strore接口。事务类型、事务数据包格式、信用流量控制、虚拟通道管理、事务顺序的规则等遵循PCIe协议。CXL.io的事务层如下图中的黄色部分所示。
随着P4语言正逐渐成为可编程交换机事实上的可编程语言标准，越来越多的人希望打造属于自己的支持P4语言的可编程交换机或智能网卡或DPU，因此支持P4语言的编译器的开发至关重要。P4编译器负责如何将逻辑查找表映射到物理表，同时要满足程序中的数据和控制依赖关系，这里面涉及到数学的最优化问题。抛开最优化问题不谈，能...
作者：JK ZHAN，本文首发于微信公众号“芯片学堂”（ID：HelloICTalking），芯片技术文章分享平台。
pipelined ADC学习笔记共三部分，这里分享第一部分，其他部分欢迎前往作者EETOP的博客查看。
CXL支持三种设备类型，如下图。Type 1支持CXL.cache和CXL.io；Type 2支持CXL.cache，CXL.mem和CXL.io；Type 3支持CXL.mem和CXL.io。无论哪种类型，CXL.io都是不可缺少的，因为设备的发现，枚举，配置等都是由CXL.io来负责。
CXL的全名是Compute eXpress Link。CXL是Intel在2019年提出的，希望用CXL来实现计算、内存、存储和网络的解耦，并在CXL总线上提供持久内存。
