关于Cadence
Cadence 公司致力于推动电子系统和半导体公司设计创新的终端产品，以改变人们的工作、生活和娱乐方式。客户采用 Cadence的软件、硬件、IP 和服务，覆盖从半导体芯片到电路板设计乃至整个系统，帮助他们能更快速向市场交付产品。Cadence 公司创新的“智能系统设计”
关于燧原科技
燧原科技专注人工智能领域云端算力平台，致力为人工智能产业发展提供普惠的基础设施解决方案。为客户提供高算力、高能效比、可编程的通用人工智能训练和推理产品。燧原科技的产品拥有自主知识产权，其创新性架构、互联方案和分布式计算及编程开放平台，可广泛应用于云数据中心、超算中心、互联网、金融及政务等多个人工智能场景。
燧原科技携手业内国际标准组织，秉承开源开放的宗旨，与产业伙伴一起促进人工智能产业发展。（Intelligent System Design）战略，将帮助客户开发出更具差异化的产品，无论是在移动设备、消费电子、云计算、数据中心、汽车电子、航空、物联网、工业应用等其他的应用市场。Cadence 公司同时被财富杂志评选为“全球年度最适宜工作的100家公司”之一。了解更多，请访问公司网站 www.cadence.com。
Cadence全流程EDA工具、系统级仿真工具与IP，支持该芯片设计达到最佳PPA目标，大幅缩短开发周期
中国上海，2019年12月11日 – 楷登电子（美国Cadence公司，NASDAQ: CDNS）与燧原科技今日联合宣布，Cadence IP与端到端设计平台助力燧原科技首款云端训练产品发布。在今日召开的燧原科技新产品发布会中，Cadence作为重要EDA/IP合作伙伴出席并见证了该款人工智能产品的成功面世。
燧原科技今日发布首款人工智能训练产品——“云燧T10”，该产品是基于高性能通用人工智能训练芯片邃思打造的一款面向云端数据中心的人工智能训练加速卡，可广泛应用于互联网、金融及政务等云端训练场景。
邃思是针对云端人工智能训练场景的高性能通用芯片，支持CNN、RNN、LSTM、BERT等网络模型和丰富的数据类型（FP32/FP16/BF16/Int8/Int16/Int32等），并针对数据中心的大规模集群训练进行了优化，提供优异的能效比。邃思由12nm FinFET工艺打造，141亿个晶体管，采用先进的2.5D封装，支持PCIe 4.0接口和ESL高速互联。
“此次发布的云燧T10是基于燧原科技自主研发的高性能通用人工智能训练芯片邃思，这款芯片的成功及快速面世与Cadence的全力支持密不可分。”燧原科技公司创始人兼CEO赵立东先生表示，“采用Cadence端到端的设计工具及IP，使我们在首次采用创新2.5D封装的超大SoC芯片开发中，能够大幅缩短项目周期，并达到设计预期。我们此次与Cadence的共同合作，验证了Cadence IP和工具产品的可靠性和高效性。未来燧原科技会以此作为起点，在人工智能服务器芯片领域不断推出领先行业的创新产品。”
“燧原科技是AI芯片领域优秀的独角兽公司，从其创立之时，就被确立成为Cadence非常重要的合作伙伴。我们的团队一直全力支持燧原科技首款邃思芯片的设计，很高兴能够看到产品成功面世。”Cadence公司全球副总裁，亚太及日本地区总经理石丰瑜先生表示，“Cadence面向AI芯片设计领域推出了量身定制的解决方案，提供了可提供最佳PPA的设计平台、可靠和高性能的IP产品，以及业界覆盖率最高且最高效的验证方案。同时，Cadence超越传统EDA，针对2.5D封装、系统级出现的挑战，创新推出系统级仿真工具，进一步推进了我们的智能系统设计战略，同时帮助中国半导体公司在超摩尔定律时代获得成功。”
该芯片在项目开发过程中得到了Cadence端到端设计流程的支持，其中采用了Cadence数字集成电路全流程设计实现平台和Palladium Z1企业级硬件仿真加速平台，同时在封装与外围系统级使用了Cadence的完整的SI/PI仿真解决方案，以及全新电磁仿真工具——Clarity 3D场求解器，并采用了Tensilica Xtensa处理器IP。Cadence EDA工具与IP，支持该芯片设计达到最佳的PPA目标，同时大幅缩短了项目的开发周期。
邃思采用了Cadence数字实现及签核的整体解决方案，保证了最佳可预测性和设计实现的快捷途径
Cadence设计实现工具Innovus帮助设计达到PPA目标，通过Innovus独特的核心技术，燧原科技有效的减少了20%的芯片面积，并快速达到了芯片的时序收敛和功耗压降收敛，同时mix-placer先进技术的应用也有效减少了6%的功耗。燧原科技此次设计充分使用了Cadence工具引擎互相集成和拥有丰富内置功能的特点，在较短的设计周期内，实现最终签收。在布局布线的过程中，Innovus运用了In-design Voltus做了电压降和电迁移的分析及修复，在设计的最初阶段就确保了芯片的电源完整性；运用in-design PVS与光罩分析(Litho Analysis)及工艺热点修复（Process Hotspot Repair）做了DFM 优化，确保芯片在先进工艺上具有较高良率; 签核过程中，燧原科技运用Conformal LEC确保设计的逻辑等效性，加速了功能验收。通过这些signoff工具的内嵌运用，燧原科技的物理设计在布局布线过程中达到了快速收敛的效果。
Cadence Palladium Z1硬件仿真加速器在燧原科技该芯片项目中起到重要作用
作为业界唯一基于多核处理器的硬件加速器，Cadence Palladium Z1提供了最强大且便捷的调试功能、1亿门/小时的编译性能、超过软件仿真1000倍的加速性能和基于PCIE等成熟标准接口 speedbridge (降速桥) 的ICE 应用环境，帮助燧原科技在项目早期就搭建了系统级验证环境来进行软硬件协同仿真，利用Palladium Z1独有的DRTL（Dynamic RTL）进行芯片性能的评估，以及对DFT仿真环境成功的加速，极大地缩短了项目软硬件开发周期，提高了AI/SoC 功能验证的turnaround效率，为芯片成功流片发挥了无可替代的作用。
邃思采用了Cadence Tensilica Xtensa处理器
Cadence Tensilica Xtensa作为MCU 用于AI core之间的调度，并采用了Tensilica特有的TIE（Tensilica 可扩展指令）技术使得Xtensa core实现了最佳的性能和能效比。Tensilica Xtensa处理器的优势包括：
可配置，可扩展
获得专利的Xtensa处理器自动生成器，能使设计人员在最低功耗/面积的条件下仍然创造差异化的功能
邃思采用2.5D封装技术，该芯片的外围验证方案全面采用了Cadence的SI/PI仿真解决方案
Cadence SI/PI仿真解决方案包括Chip、Interposer、substrate、PCB、backboard及连接器等结构的电源地和信号的建模及优化，进而构建真正系统级SI/PI仿真，实现电源、信号系统级sign-off。系统级的SI/PI仿真分析方法帮助该芯片发现不同结构对接带来的系统SI/PI问题，进而通过调整优化chip、interposer、substrate和PCB来避免SI/PI风险
燧原科技在这款2.5D Interposer的HBM设计中采用了Cadence XcitePI, PowerSI, SystemSI和System Explorer系统级建模和时域仿真工具，为片内HBM总线的高速信号及电源噪声性能提供了可靠的保证。在电源方面，运用了Cadence Sigrity的电源Sign off解决方案，并结合Voltus工具，优化了整个系统级的DC和AC的电源性能。在25Gbps Serdes建模上采用了最新的3维电磁场建模仿真工具—Clarity，实现10倍于传统3维电磁场仿真工具的效率，大大缩短了项目周期。
本文转载自公众号： 陌上风骑驴看IC
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