上篇文章给大家带来了整理的前60问，这篇文章继续给大家整理出了后40问。数字IC设计工程师笔试面试经典100题（上）（附答案)
来源：http://bbs.eetop.cn/thread-380080-1-1.html
61、给出某个一般时序电路的图，有Tsetup，Tdelay，Tck->q（Tco），还有 clock的delay,写出决定最大时钟的因素，同时给出表达式。
T+Tclkdealy>Tsetup+Tco+Tdelay;
Thold>Tclkdelay+Tco+Tdelay; 保持时间与时钟周期无关
62、实现三分频电路，3/2分频电路等（偶数倍分频 奇数倍分频）
图2是3分频电路，用JK-FF实现3分频很方便，不需要附加任何逻辑电路就能实现同步计数分频。但用D-FF实现3分频时，必须附加译码反馈电路，如图2所示的译码复位电路，强制计数状态返回到初始全零状态，就是用NOR门电路把Q2，Q1=“11B”的状态译码产生“H”电平复位脉冲，强迫FF1和FF2同时瞬间（在下一时钟输入Fi的脉冲到来之前）复零，于是Q2，Q1=“11B”状态仅瞬间作为“毛刺”存在而不影响分频的周期，这种“毛刺”仅在Q1中存在，实用中可能会造成错误，应当附加时钟同步电路或阻容低通滤波电路来滤除，或者仅使用Q2作为输出。D-FF的3分频，还可以用AND门对Q2，Q1译码来实现返回复零。
63、名词解释
CMOS（Complementary Metal Oxide Semiconductor），互补金属氧化物半导体，电压控制的一种放大器件。是组成CMOS数字集成电路的基本单元。
MCU(Micro Controller Unit)中文名称为微控制单元，又称单片微型计算机(Single Chip Microcomputer)或者单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM、定时数计器和多种I/O接口集成在一片芯片上，形成芯片级的计算机，为不同的应用场合做不同组合控制。
RISC（reduced instruction set computer，精简指令集计算机）是一种执行较少类型计算机指令的微处理器，起源于80年代的MIPS主机（即RISC机），RISC机中采用的微处理器统称RISC处理器。这样一来，它能够以更快的速度执行操作（每秒执行更多百万条指令，即MIPS）。因为计算机执行每个指令类型都需要额外的晶体管和电路元件，计算机指令集越大就会使微处理器更复杂，执行操作也会更慢。
CISC是复杂指令系统计算机（Complex
Instruction Set Computer）的简称，微处理器是台式计算机系统的基本处理部件，每个微处理器的核心是运行指令的电路。指令由完成任务的多个步骤所组成，把数值传送进寄存器或进行相加运算。
DSP（digital signal processor）是一种独特的微处理器，是以数字信号来处理大量信息的器件。其工作原理是接收模拟信号，转换为0或1的数字信号。再对数字信号进行修改、删除、强化，并在其他系统芯片中把数字数据解译回模拟数据或实际环境格式。它不仅具有可编程性，而且其实时运行速度可达每秒数以千万条复杂指令程序，远远超过通用微处理器，是数字化电子世界中日益重要的电脑芯片。它的强大数据处理能力和高运行速度，是最值得称道的两大特色。
FPGA（Field－Programmable Gate
Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与门阵列等其它ASIC(Application
Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点
PCI(Peripheral Component Interconnect) 外围组件互连，一种由英特尔（Intel）公司1991年推出的用于定义局部总线的标准。
ECC是“Error Correcting Code”的简写，中文名称是“错误检查和纠正”。ECC是一种能够实现“错误检查和纠正”的技术，ECC内存就是应用了这种技术的内存，一般多应用在服务器及图形工作站上，这将使整个电脑系统在工作时更趋于安全稳定。
DDR=Double Data Rate双倍速率同步动态随机存储器。严格的说DDR应该叫DDR SDRAM，人们习惯称为DDR，其中，SDRAM 是Synchronous Dynamic Random Access Memory的缩写，即同步动态随机存取存储器。
IRQ全称为Interrupt Request，即是“中断请求”的意思（以下使用IRQ称呼）。IRQ的作用就是在我们所用的电脑中，执行硬件中断请求的动作，用来停止其相关硬件的工作状态
USB ,是英文Universal Serial BUS（通用串行总线）的缩写，而其中文简称为“通串线，是一个外部总线标准，用于规范电脑与外部设备的连接和通讯。
BIOS是英文"Basic Input Output System"的缩略语，直译过来后中文名称就是"基本输入输出系统"。其实，它是一组固化到计算机内主板上一个ROM芯片上的程序，它保存着计算机最重要的基本输入输出的程序、系统设置信息、开机后自检程序和系统自启动程序。 其主要功能是为计算机提供最底层的、最直接的硬件设置和控制。
64、三极管特性曲线
65、Please show the CMOS inverter schematic, layout and its cross section with P-well process. Plot its transfer curve (Vout-Vin) and also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛笔试题circuit design-beijing-03.11.09）
66、To design a CMOS inverter with balance rise and fall time, please define the ration of channel width of PMOS and NMOS and explain? P管要比N管宽。
67、Please draw the transistor level schematic of a CMOS 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（威盛笔试题circuit design-beijing-03.11.09）
68、为了实现逻辑Y=A’B+AB’+CD，请选用以下逻辑中的一种，并说明为什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知）
69、用波形表示D触发器的功能。（扬智电子笔试）
70、用传输门和倒向器搭一个边沿触发器（DFF）。（扬智电子笔试）
71、用逻辑门画出D触发器。（威盛VIA 2003.11.06 上海）
72、画出DFF的结构图,用verilog实现之。（威盛）
module dff(clk,d,qout);
input clk,d;
output qout;
reg qout;
always@(posedge clk)
begin
if(!reset)
qout<=0;
else
qout<=d;
end
endmodule
73、画出一种CMOS的D锁存器的电路图和版图。（未知）
74、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage. （未知）
75、用D触发器做个4进制的计数。（华为）
按照时序逻辑电路的设计步骤来：
1、 写出状态转换表
2、 寄存器的个数确定
3、 状态编码
4、 卡诺图化简
5、 状态方程，驱动方程等
阎石数字电路 P314
76、实现N位Johnson Counter, N=5。（南山之桥）
78、数字电路设计当然必问Verilog/VHDL，如设计计数器。（未知）
79**、请用HDL描述四位的全加法器、5分频电路。（仕兰微电子）**
module adder4(a,b,ci,s,co);
input ci;
input [3:0] a,b;
output co;
output [3:0] s;
assign {co,s}=a+b+ci;
endmodule
module div5(clk,rst,clk\_out);
input clk,rst;
output clk\_out;
reg [3:0] count;
always@(posedge clk)
begin
if(!rst)
begin
count<=0;
clk\_out=0;
end
else if(count==3’d5)
begin
count<=0;
clk\_out=\~clk\_out;
end
else
count<=count+1;
end
endmodule
实现奇数倍分频且占空比为50%的情况：
module div7 ( clk, reset\_n, clkout );
input clk,reset\_n;
output clkout;
reg [3:0] count;
reg div1;
reg div2;
always @( posedge clk )
begin
if ( ! reset\_n )
count <= 3'b000;
else
case ( count )
3'b000 : count <= 3'b001;
3'b001 : count <= 3'b010;
3'b010 : count <= 3'b011;
3'b011 : count <= 3'b100;
3'b100 : count <= 3'b101;
3'b101 : count <= 3'b110;
3'b110 : count <= 3'b000;
default :
count <= 3'b000;
endcase
end
always @( posedge clk )
begin
if ( ! reset\_n )
div1 <= 1'b0;
else if ( count == 3'b000 )
div1 <= \~ div1;
end
always @( negedge clk )
begin
if ( ! reset\_n )
div2 <= 1'b0;
else if ( count == 3'b100 )
div2 <= \~ div2;
end
assign clkout = div1 ^ div2;
endmodule
80、用VERILOG或VHDL写一段代码，实现10进制计数器。（未知）
module counter10(clk,rst,count);
input clk,rst;
output [3:0] count;
reg [3:0] count;
always@(posedge clk)
begin
if(!rst)
count<=0;
else if(count>=4’d9)
count<=0;
else
count<=count+1;
end
endmodule
81、描述一个交通信号灯的设计。（仕兰微电子）
按照时序逻辑电路的设计方法：
82、画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。（扬智电子笔试）
1、确定输入输出，投1分钱A=1，投2分钱B=1，投5分钱C=1，给出报纸Y=1
2、确定状态数画出状态转移图，没有投币之前的初始状态S0，投入了1分硬币S1，投入了2分硬币S2，投入了3分硬币S3，投入了4分硬币S4。
3、画卡诺图或者是利用verilog编码
83、设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱数。
（1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求。（未知）
84、设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零：（1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求；（3）设计工程中可使用的工具及设计大致过程。（未知）
1、输入A=1表示投5分钱，B=1表示投10分钱，输出Y=1表示给饮料，Z=1表示找零
2、确定状态数，没投币之前S0，投入了5分S1
85、画出可以检测10010串的状态图,并verilog实现之。（威盛）
1、输入data，1和0两种情况，输出Y=1表示连续输入了10010
2、确定状态数没输入之前S0，输入一个0到了S1,10为S2,010为S3,0010为S4
86、用FSM实现101101的序列检测模块。（南山之桥）
a为输入端，b为输出端，如果a连续输入为101101则b输出为1，否则为0。
例如 a： 0001100110110110100110
b： 0000000000100100000000
请画出state machine；请用RTL描述其state machine。（未知）
确定状态数，没有输入或输入0为S0，1为S1，01为S2,101为S3,1101为S4，01101为S5。知道了输入输出和状态转移的关系很容易写出状态机的verilog代码，一般采用两段式状态机
87、给出单管DRAM的原理图
88、什么叫做OTP片(OTP（一次性可编程）)、掩膜片，两者的区别何在？（仕兰微面试题目）
OTP与掩膜 OTP是一次性写入的单片机。过去认为一个单片机产品的成熟是以投产掩膜型单片机为标志的。由于掩膜需要一定的生产周期，而OTP型单片机价格不断下降，使得近年来直接使用OTP完成最终产品制造更为流行。它较之掩膜具有生产周期短、风险小的特点。近年来，OTP型单片机需量大幅度上扬，为适应这种需求许多单片机都采用了在系统编程技术(In System Programming)。未编程的OTP芯片可采用裸片Bonding技术或表面贴技术，先焊在印刷板上，然后通过单片机上引出的编程线、串行数据、时钟线等对单片机编程。解决了批量写OTP 芯片时容易出现的芯片与写入器接触不好的问题。使OTP的裸片得以广泛使用，降低了产品的成本。编程线与I/O线共用，不增加单片机的额外引脚。而一些生产厂商推出的单片机不再有掩膜型，全部为有ISP功能的OTP。
89、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目）
90、描述你对集成电路设计流程的认识。（仕兰微面试题目）
制定规格书-任务划分-设计输入-功能仿真-综合-优化-布局布线-时序仿真时序分析-芯片流片-芯片测试验证
91、描述你对集成电路工艺的认识。（仕兰微面试题目）
工艺分类：TTL，CMOS两种比较流行，TTL速度快功耗高，CMOS速度慢功耗低。
集成电路的工艺主要是指CMOS电路的制造工艺，主要分为以下几个步骤：衬底准备-氧化、光刻-扩散和离子注入-淀积-刻蚀-平面化。
92、简述FPGA等可编程逻辑器件设计流程。（仕兰微面试题目）
通常可将FPGA/CPLD设计流程归纳为以下7个步骤，这与ASIC设计有相似之处。
1.设计输入。Verilog或VHDL编写代码。
2.前仿真（功能仿真）。设计的电路必须在布局布线前验证电路功能是否有效。（ASCI设计中，这一步骤称为第一次Sign-off）PLD设计中，有时跳过这一步。
3.设计编译（综合）。设计输入之后就有一个从高层次系统行为设计向门级逻辑电路设转化翻译过程，即把设计输入的某种或某几种数据格式(网表)转化为软件可识别的某种数据格式(网表)。
4.优化。对于上述综合生成的网表，根据布尔方程功能等效的原则，用更小更快的综合结果代替一些复杂的单元，并与指定的库映射生成新的网表，这是减小电路规模的一条必由之路。
5.布局布线。
6.后仿真（时序仿真）需要利用在布局布线中获得的精确参数再次验证电路的时序。（ASCI设计中，这一步骤称为第二次Sign—off）。
7.生产。布线和后仿真完成之后，就可以开始ASCI或PLD芯片的投产
93、分别写出IC设计前端到后端的流程和eda工具。（未知）
逻辑设计--子功能分解--详细时序框图--分块逻辑仿真--电路设计(RTL级描述)--功能仿真--综合(加时序约束和设计库)--电路网表--网表仿真)-预布局布线(SDF文件)--网表仿真(带延时文件)--静态时序分析--布局布线--参数提取--SDF文件--后仿真--静态时序分析--测试向量生成--工艺设计与生产--芯片测试--芯片应用，在验证过程中出现的时序收敛，功耗，面积问题，应返回前端的代码输入进行重新修改，再仿真，再综合，再验证，一般都要反复好几次才能最后送去foundry厂流片。设计公司是fabless
数字IC设计流程（zz）
1.需求分析(制定规格书)。分析用户或市场的需求，并将其翻译成对芯片产品的技术需求。
2.算法设计。设计和优化芯片钟所使用的算法。这一阶段一般使用高级编程语言（如C/C++），利用算法级建模和仿真工具（如MATLAB，SPW）进行浮点和定点的仿真，进而对算法进行评估和优化。
3.构架设计。根据设计的功能需求和算法分析的结果，设计芯片的构架，并对不同的方案进行比较，选择性能价格最优的方案。这一阶段可以使用SystemC语言对芯片构架进行模拟和分析。
4.RTL设计（代码输入）。使用HDL语言完成对设计实体的RTL级描述。这一阶段使用VHDL和Verilog HDL语言的输入工具编写代码。
5. RTL验证（功能仿真）。使用仿真工具或其他RTL代码分析工具，验证RTL代码的质量和性能。
6.综合。从RTL代码生成描述实际电路的门级网表文件。
7.门级验证（综合后仿真）。对综合产生的门级网表进行验证。这一阶段通常会使用仿真、静态时序分析和形式验证等工具。
8. 布局布线。后端设计对综合产生的门级网表进行布局规划（Floorplanning）、布局（Placement）、布线（Routing），生成生产用的版图。
9.电路参数提取确定芯片中互连线的寄生参数，从而获得门级的延时信息。
10.版图后验证。根据后端设计后取得的新的延时信息，再次验证设计是否能够实现所有的功能和性能指标。
11.芯片生产。生产在特定的芯片工艺线上制造出芯片。
12. 芯片测试。对制造好的芯片进行测试，检测生产中产生的缺陷和问题。
数字IC后端设计流程
| 1. 数据准备。对于 Cadance的 SE而言后端设计所需的数据主要有是Foundry厂提供的标准单元、宏单元和I/O Pad的库文件,它包括物理库、时序库及网表库,分别以.lef、.tlf和.v的形式给出。前端的芯片设计经过综合后生成的门级网表,具有时序约束和时钟定义的脚本文件和由此产生的.gcf约束文件以及定义电源Pad的DEF（Design Exchange Format）文件。(对synopsys 的Astro 而言, 经过综合后生成的门级网表,时序约束文件 SDC 是一样的,Pad的定义文件--tdf , .tf 文件 --technology file, Foundry厂提供的标准单元、宏单元和I/O Pad的库文件 就与FRAM, CELL view, LM view 形式给出(Milkway 参考库 and DB, LIB file) 2.布局规划。主要是标准单元、I/O Pad和宏单元的布局。I/O Pad预先给出了位置,而宏单元则根据时序要求进行摆放,标准单元则是给出了一定的区域由工具自动摆放。布局规划后,芯片的大小,Core的面积,Row的形式、电源及地线的Ring和Strip都确定下来了。如果必要在自动放置标准单元和宏单元之后, 你可以先做一次PNA(power network analysis）--IR drop and EM . 3. Placement -自动放置标准单元。布局规划后,宏单元、I/O Pad的位置和放置标准单元的区域都已确定,这些信息SE（Silicon Ensemble）会通过DEF文件传递给PC(Physical Compiler),PC根据由综合给出的.DB文件获得网表和时序约束信息进行自动放置标准单元,同时进行时序检查和单元放置优化。如果你用的是PC +Astro那你可用write\_milkway, read\_milkway传递数据。 4. 时钟树生成(CTS Clock tree synthesis)。芯片中的时钟网络要驱动电路中所有的时序单元,所以时钟源端门单元带载很多,其负载延时很大并且不平衡,需要插入缓冲器减小负载和平衡延时。时钟网络及其上的缓冲器构成了时钟树。一般要反复几次才可以做出一个比较理想的时钟树。 5. STA静态时序分析和后仿真。时钟树插入后,每个单元的位置都确定下来了,工具可以提出Global Route形式的连线寄生参数,此时对延时参数的提取就比较准确了。SE把.V和.SDF文件传递给PrimeTime做静态时序分析。确认没有时序违规后,将这来两个文件传递给前端人员做后仿真。对Astro 而言,在detail routing 之后, 用starRC XT 参数提取,生成的E.V和.SDF文件传递给PrimeTime做静态时序分析,那将会更准确。 6. ECO(Engineering Change Order)。针对静态时序分析和后仿真中出现的问题,对电路和单元布局进行小范围的改动. 7. filler的插入(pad fliier, cell filler)。Filler指的是标准单元库和I/O Pad库中定义的与逻辑无关的填充物,用来填充标准单元和标准单元之间,I/O Pad和I/O Pad之间的间隙,它主要是把扩散层连接起来,满足DRC规则和设计需要。 8.布线(Routing)。Global route-- Track assign --Detail routing—Routing optimization布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性能约束的条件下,根据电路的连接关系将各单元和I/O Pad用互连线连接起来,这些是在时序驱动(Timing driven ) 的条件下进行的,保证关键时序路径上的连线长度能够最小。--Timing report clear 9. Dummy Metal的增加。Foundry厂都有对金属密度的规定,使其金属密度不要低于一定的值,以防在芯片制造过程中的刻蚀阶段对连线的金属层过度刻蚀从而降低电路的性能。加入Dummy Metal是为了增加金属的密度。 10. DRC和LVS。DRC是对芯片版图中的各层物理图形进行设计规则检查(spacing ,width),它也包括天线效应的检查,以确保芯片正常流片。LVS主要是将版图和电路网表进行比较,来保证流片出来的版图电路和实际需要的电路一致。DRC和LVS的检查--EDA工具Synopsy hercules/ mentor calibre/ CDN Dracula进行的.Astro also include LVS/DRC check commands. 11. Tape out。在所有检查和验证都正确无误的情况下把最后的版图GDSⅡ文件传递给Foundry厂进行掩膜制造 |
94、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.
综合-布局布线-时序仿真-时序分析
简单说来，一颗芯片的诞生可以分成设计和制造。当设计结束的时候，设计方会把设计数据送给制造方。tapeout 是集成电路设计中一个重要的阶段性成果，是值得庆祝的。庆祝之后，就是等待，等待制造完的芯片回来做检测，看是不是符合设计要求，是否有什么严重的问题等等。
In electronics,
tape-out is the name of the final stage of the design of an integrated circuit
such as a microprocessor; the point at which the description of a circuit is
sent for manufacture.
95、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元
素？（仕兰微面试题目）
自动布局布线其基本流程如下：
1、读入网表，跟foundry提供的标准单元库和Pad库以及宏模块库进行映射；
2、整体布局，规定了芯片的大致面积和管脚位置以及宏单元位置等粗略的信息；
3、读入时序约束文件，设置好timing setup菜单，为后面进行时序驱动的布局布线做准备；
4、详细布局，力求使后面布线能顺利满足布线布通率100%的要求和时序的要求；
5、时钟树综合，为了降低clock skew而产生由许多buffer单元组成的“时钟树”；
6、布线，先对电源线和时钟信号布线，然后对信号线布线，目标是最大程度地满足时序；
7、为满足design rule从而foundry能成功制造出该芯片而做的修补工作，如填充一些dummy等。
常用的工具有Synopsys的ASTRO，Cadence的SE，ISE，Quartus II也可实现布局布线。
96、列举几种集成电路典型工艺。工艺上常提到0.25,0.18指的是什么？（仕兰微面试题
目）
典型工艺：氧化，离子注入，光刻，刻蚀，扩散，淀积。/0.13,90,65
制造工艺：我们经常说的0.18微米、0.13微米制程，就是指制造工艺了。制造工艺直接关系到cpu的电气性能。而0.18微米、0.13微米这个尺度就是指的是cpu核心中<u>线路的宽度</u>。线宽越小，cpu的功耗和发热量就越低，并可以工作在更高的频率上了。所以以前0.18微米的cpu最高的频率比较低，用0.13微米制造工艺的cpu会比0.18微米的制造工艺的发热量低都是这个道理了。
97、请描述一下国内的工艺现状。（仕兰微面试题目）
98、半导体工艺中，掺杂有哪几种方式？（仕兰微面试题目）
根据掺入的杂质不同，杂质半导体可以分为N型和P型两大类。 N型半导体中掺入的杂质为磷等五价元素，磷原子在取代原晶体结构中的原子并构成共价键时，多余的第五个价电子很容易摆脱磷原子核的束缚而成为自由电子，于是半导体中的自由电子数目大量增加，自由电子成为多数载流子，空穴则成为少数载流子。P型半导体中掺入的杂质为硼或其他三价元素，硼原子在取代原晶体结构中的原子并构成共价键时，将因缺少一个价电子而形成一个空穴，于是半导体中的空穴数目大量增加，空穴成为多数载流子，而自由电子则成为少数载流子。
99、描述CMOS电路中闩锁效应产生的过程及最后的结果？（仕兰微面试题目）
闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。避免闩锁的方法就是要减小衬底和N阱的寄生电阻，使寄生的三极管不会处于正偏状态。 静电是一种看不见的破坏力，会对电子元器件产生影响。ESD 和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主要原因之一。如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。这就是所谓的“闩锁效应”。在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。
100、解释latch-up现象和Antenna effect及其预防措施.（科广试题）
在芯片生产过程中，暴露的金属线或者多晶硅(polysilicon)等导体，就象是一根根天线，会收集电荷（如等离子刻蚀产生的带电粒子）导致电位升高。天线越长，收集的电荷也就越多，电压就越高。若这片导体碰巧只接了MOS 的栅，那么高电压就可能把薄栅氧化层击穿，使电路失效，这种现象我们称之为“天线效应”。随着工艺技术的发展，栅的尺寸越来越小，金属的层数越来越多，发生天线效应的可能性就越大
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