综合 | SDC 的读入与检查

继续综合这一趴，顺着流程往下，今天码SDC 的读入与检查，前序回顾《综合 | 概述及 library 检查》《综合 | LEF\, QRC\, DEF》《综合 | 设计读入与检查》，SDC 是数字实现的『准则』，所有的优化都以SDC 为目标。

SDC 通常由Designer 来完成，写SDC 需要对设计十分了解，是个精细活，因为SDC 是『行为准则』，所以对SDC 精准度的要求特别高，优秀的SDC 应该具备『不漏、不多、不过、不冗余』的特性。正规做法，都需要用单独的工具去验证SDC 的完备性跟精准度， 世面上有许多工具都可以做这事儿，除了检查SDC 基本的语法语意之外，更重要的是去检查设置的合理性、CDC 和RDC.  这部分内容今天不展开。

常用的SDC 命令按照目标可以分为：Unit, System interface, Design rule, Timing constraint, Timing exceptions, Logic assignments. 具体命令参见下表.

此处不展开写每个命令怎么定义，可以去翻SDC 的文档，或翻其他自媒体写的SDC 文章查阅。从油管上抓了一些示例，贴到这里，有兴趣的可以一看。

综合工程师，要对每一条SDC 的设置方式跟设置目的都十分清晰：

• unit 是可选的，如果没有设置unit 大部分工具会从读入的第一个libary 中抽取对应的unit.
• Driving cell 通常会选一个不大不小的buffer 比如X4 的buffer. load 如果有经验值就用经验值，如果没有可参考不大不小buffer 的输入pin Cap.
• Design rule 按照代工厂给的signoff 要求设置即可。
• Timing Constraint 是关键部分，要清楚每个clock 定义对应的电路结构，要清楚所有clock 之间的关系， 要能根据clock 的定义大致抽出clock 结构，要明确uncertainty 需要覆盖哪些因素，要能根据当前flow 调整对应的过约策略，要明确设计中有哪些combinational 的cell 需要做gating check, 要明确哪些逻辑需要做data check, 要明确哪些timing arc 需要disable 掉，要明确input delay 跟output delay 设成多少才『恰当』。
• Timing exception 跟设计本身息息相关，如果设计中有exception 一定要跟designer 反复确认，要勇于质疑。其中，multicycle 尤其要特别注意，在电路中一定要有对应的『计数逻辑』才可以设，设了setup 的multicycle 要知道如何设置hold 的multicycle.
• set\_case\_analysis 通常用于工作模式的选择，要明确每种模式下能disable 掉和不能disable 掉的逻辑。

SDC 可简单可复杂，通常CPU, GPU 的SDC 都较简单，高速接口的SDC 都较复杂，不论什么样的设计，拿到设计跟SDC 之后尽量先做SDC 检查，在SDC 干净之前的任何综合都只能算『青春期的呻吟』——没用！

除了专门的SDC 检查工具，综合工具都有检查SDC 的命令，这一步一定要做，要把报出来的所有信息都过一下，有任何疑问找desinger 确认！

作者：陌上风骑驴
原文链接：https://mp.weixin.qq.com/s/xDGosZlBpx1GR0jxkN-zOw
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