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罗风

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    世事浮云何足问 P&R问答第五篇

    芯片的整体架构模块划分,低功耗结构,IP的要求,IO的要求,数据流,关键路径的走向。做Floorplan既要有宏观大局也要关注细节,二者相辅相成,缺一不可。

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    醉里挑灯看剑 P&R问答第四篇

    通常FP是做PR 最关键也最具技术含量的一个环节。相对于后续的PR步骤,工程师对fp有着很大的自主权,但同时对工程师专业知识的广度和深度都有着较高要求。如果你需要负责一个有一定规模的芯片的顶层FP设计,那么你需要具备以下方面的知识。

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    若似月轮终皎洁 P&R问答第三篇

    Floorplan是后端实现的起始步骤,是P&R的先决条件,通常Trial Run的目的也是为了把FP固定。因此,在做FP的时需要从以下几个方面准备,第一方面收集Physical“规则”,这其中包括Design Rule,Package Rule,IP Guide,IO Guides等等,只有优先知道了限制条件,在限制条件内做FP才是有意义的。第二个方面是关于Design的需求...

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    碧纱窗下水沈烟,P&R 问答第二篇

    Floorplan是后端实现的根本,对后续流程的影响最大,因此必须综合考量。SoC顶层的Floorplan涉及面广而杂,以此做说明较有通用性。至于模块级或IP级,可以在SoC级的基础上删减一些。

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    绿蚁新醅酒,红泥小火炉:STA之OCV

    针对每个工艺结点,foundry都会给出一张类似的timing sign-off表格,定义了所有需要做timing sign-off的corner(实际需要sign-off的corner还需要乘以工作模式,对于STA,不同的工作模式,用不同的SDC文件予以区别),即:Timing sign-off Corner = library PVT +RC Corner + OCV;library PVT请查看:《巴山夜雨涨秋池,...

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    且将新火试新茶,深究趁年华:STA之RC Corner再论

    A:@Fred ccbest和ccworst的出现是因为dpt同层metal分两张mask,两张mask的alignment误差会导致两张mask上相邻的走线的间距变化,而造成电容的变化。

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    点论 | 一文读懂ILM

    ILM = interface logic model, 是用来描述设计『接口逻辑』的一种『模型』,一个完整的ILM 包括:netlist, DEF, SPEF, SDC; 所有的这些文件都只描述跟输入输出接口相关的逻辑,设计中与接口不相关的逻辑,一概不写入ILM.

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    点论 | 很基很基的基本点

    通常,在同步设计中,combinational loop 跟latch 是两个要尽量避免的东西。但在设计初始阶段或在一些特殊设计中,combinational loop 是不可别避免的,比如随机数生成器。那如何处理combinational loop 呢?

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    论综合:如何做physical aware synthesis

    题记:在《论综合:为什么做physical aware synthesis》中聊到了为什么要做physical aware synthesis,今天来聊如何做physical aware synthesis 及做physical aware synthesis 时需要注意的点。

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    STA | SSGNP, FFGNP

    人类的一大技能是给万物取名儿,更激进一点的还会定义『主义』,少数人给出这些虚的实的名号,多数人就像着了魔似的想要在这人造的名称中寻找根源、真理跟意义,如半导体圈儿奉为圭臬的『摩尔定律』。

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    论综合:为什么做physical aware synthesis

    题记:记得曾在一个电影里看到,德军二战后在月球建有基地,若干年后逮到一地球人,地球人的一部手机的算力超过了德军月球基地一屋子的机器。这一『科幻』很现实,集成电路自诞生之日便依照着摩尔定律,管子的尺寸越来越小,集成度越来越高,从而使得单芯片上集成的功能越发强大,算力也是一『日』千里<被新工艺搞得...

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    论STA | min pulse width

    之前写过《 论STA | clock min period check 》今天再撸一下min pulse width.提纲:什么是min pulse width?如何check min pulse width?如何计算min pulse width 的CPPR?如何fix min pulse width?什么是min pulse width?min pulse width 是对信号高电平或低电平脉冲最小宽度的衡量,通常都只针对clock path 做min pulse ...

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    点知识:library scaling 及 scaling calculation

    应用场景:只有某个PVT的库,想要check在另一个PVT下,design的QoR,俗称library scaling。比如:只有0.9V125C的库,想要看1.0V125C的timing, power。

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    综合点聊:ungroup && boundary optimize

    Ungroup跟Boundary optimize是逻辑综合最基本的两项『技术』,也是优化时序、面积、功耗最基本的两个手段。任何得到都需要有付出,这两货也不例外,因此有了trad-off,故而需要对其有足够的了解以做正确的决策。

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    论STA | POCV/ SOCV spatial derate

    回顾一下《论STA | POCV / SOCV total derate 计算解析》total derate 的计算公式,其中distance derate 就是本文要论及的spatial derate. 此处total derate 的计算公式中都是乘以distance derate, 实际上不论是C 还是S, 在其timing 计算引擎中,都有相应控制变量来控制是『加上』还是『乘以』distance derate. 到目前为...

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    论STA | POCV / SOCV total derate 计算解析

    应某猪要求,撸一下POCV/ SOCV total derate 的计算。在没有找到更有效的方法,机器无法承受SSTA 之前,目前看来POCV/ SOCV 似乎是唯一出路,然而为了更完备地模拟各种『因素』对delay 的影响,POCV/ SOCV 看上去很胖,以至于猪同学挠着一头乱发在四海八荒群里『控诉』。

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    论DFT:小jun哥十几年厚积的阐述

    A:Boundary Scan就是我们俗称的边界扫描。Boundary Scan是上世纪90年代由 Joint Test Action Group(JTAG)提出的,它的初衷是为了解决在PCB上各个大规模集成电路间的信号互联测试需求,所以往往也被叫做JTAG(JTAG更是指由IEEE1149.1标准规定的4线接口极其控制逻辑如TAP、TDR等)。现在 JTAG / BScan 已被绝大多数芯片...

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    论STA | SOCV timing report 进一步解析

    昨天发了《论STA | POCV/ SOCV 时序报告解析》后,有好学的朋友提到如下两点没有解释清楚:表头,每个值的mean 跟sigma 如何计算得到?读了SOCV 又设了timing derate 该如何解读?在support.cadence.com 上正好有两篇对应文章,解释得简单明了,借用于此。表头解析从这个timing report 的表头,可分别得到:第一行,可知...

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    案例分享 | 同步电路中异步信号同步的重要性

    题记:Uncle donkey的『闺中』挚友,在项目中踩了一个异步信号同步的坑,经过呕心沥血Debug 后找到问题的根结,拿出来分享给各位同仁。

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    论STA | POCV/ SOCV 时序报告解析

    关于时序报告的解析,可回顾《论STA | 读懂timing report, 很重要》,SOCV 之前的时序报告都一样,delay 值可以相加得到,带SOCV 的时序报告会多出很多列,用以表述不同类型的mean 跟sigma 值。

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2019年08月30日 加入
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