System Generator从入门到放弃(八)-使用多时钟域实现多速率系统设计 - 极术社区

文章目录

1、简介
2、创建时钟域层次结构
3、创建异步通道
3、指定时钟域

System Generator是Xilinx公司进行数字信号处理开发的一种设计工具，它通过将Xilinx开发的一些模块嵌入到Simulink的库中，可以在Simulink中进行定点仿真，可以设置定点信号的类型，这样就可以比较定点仿真与浮点仿真的区别。并且可以生成HDL文件，或者网表，可以在ISE或Vivado中进行调用。或者直接生成比特流下载文件。能够加快DSP系统的开发进度。

1、简介

多速率的概念是相对于单速率（Single Rate）信号处理而言的。单速率是指整个信号处理流程中只有一种数据速率；多速率是指系统中存在多个数据速率。使用多速率信号处理可以节省存储空间、减少通信数据量、减少运算量、减轻设计难度。

比如在DDC（数字下变频）系统中，前级需要很高的采样率fs确保ADC采集到信号的信噪比；而在去载波并提取出低频的基带信号后，信号有效带宽已经很小，此时可以满足要求的采样率也远远低于fs，如果不进行数据速率转换的处理，会造成许多资源的浪费和设计上的困难

2、创建时钟域层次结构

按照下图所示创建一个时钟域层次Model
PS:这部分例程在官方ug948-design-files.zipLab4中找到，由于官方在设计时将一些变量写到.m文件中了，所以需要先运行m文件，将参数输入到matlab工作空间，simulink会自动与工作空间进行交互，然后运行模型。

3、创建异步通道

在此步骤中，您将使用FIFO在子系统之间实现异步通道。FIFO中的数据以先进先出（FIFO）为基础运行，控制信号确保仅在存在有效数据时才读取数据，并且仅在有可用空间时写入数据。如果FIFO为空或满，则控制信号将使系统停止。在这种设计中，输入总是能够写入，并且不需要考虑FIFO满的情况。
两个地方需要FIFO：

Data from CTRL to Gain Control.
Data from DDC to Gain Control.

如下（FIFO为Xilinx BlockAdd）：

添加相关控制信号
下面的几个信号需要添加：

从CTRL开始，需要写入启用。
从DDC开始，需要写入启用。来自FIR的data\_tvalid可用于此。
增益控制必须为两个FIFO生成读使能。将使用来自FIFO的空信号并将其反转; 如果有可用数据，该块将读取它。

修改CTRL模块
按照下图进行连接

其中Relational block设置如下：

这将在Out2上创建一个输出选通，当输入改变时它将在一个周期内有效，并用作从CTRL到增益控制（顶层FIFO块）的写使能。

修改Gain Control模块
添加下诉模块和输入输出口：

a. Inverter
b. Inverter (for a total of two inverters)
c. Delay (Xilinx)

按照如下方式连接：

来自顶层增益控制FIFO（FIFO）模块的FIFO空信号只是一个反相器模块，用于为顶层DDC FIFO（FIFO1）创建读使能。如果FIFO不为空，则将读取数据。
同样，来自顶层DDC FIFO（FIFO1）的FIFO空信号被反转，以创建FIFO读使能。
此相同信号将用作新data\_tvalid（为In2）。但是，由于FIFO的延迟为1，因此必须延迟此信号以确保此控制信号与数据正确对齐（现在通过FIFO将其延迟1）。
创建好的结构如下：