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Amiya

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    什么是良好的Verilog代码风格?

    之前在公司负责制定代码规范,费了九牛二虎之力,终于整理出来一份文档。由于保密规定的缘故,无法与大家直接分享这份文档。但是,文档中的大部分规范都是我自己长期总结出来的,在这里也与大家分享一下。

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    芯片代工产业简史-创造自己,也创造了客户

    上个世纪八十年代,日本半导体,家电产品冲击美国市场,美国因长期负债,贸易逆差,开始强迫顺差日本货币升值,并和日本签订了著名的广场协议。

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    Systemverilog中独特的数组和队列

    将Systemverilog中的数组和队列拿出来单独讲,是因为相对于其他的数据类型,数组和队列与 C 语言和 Verilog 语言的数组有着不同的特性。 这些特性不仅体现在完全迥异于 C 语言的定义方式,也体现在其成员函数上。

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    20年的嵌入式经验:如何从零开始开发一款嵌入式产品(值得收藏的高质量文章!)

    首先,如果你有幸看到这篇文章,千万不要试图在2个小时内阅读完,就算你2个小时阅读完,我相信你也不会理解里面讲解的精华之处,我相信,你应该将此文章,慢慢品尝,这绝对是一篇需要品尝2~3天,再结合自己过往的经验,加上自己的思考,我相信会对你不仅仅是技术能力,甚至包括整体的思维方式都会有一个非常大的提高。

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    解决跨时钟域问题的三大方法

    跨时钟域处理是FPGA设计中经常遇到的问题,而如何处理好跨时钟域间的数据,可以说是每个FPGA初学者的必修课。如果是还是在校的学生,跨时钟域处理也是面试中经常常被问到的一个问题。

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    DDR3/4_IP核应用--vivado

    参考资料《pg150-ultrascale-memory-ip》以该手册的脉络为主线,对DDR3/4控制器进行探讨。

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    Verilog HDL 变量 memory型

    Verilog HDL通过对reg型变量建立数组来对存储器建模,可以描述RAM型存储器,ROM存储器和reg文件。数组中的每一个单元通过一个数组索引进行寻址。在Verilog语言中没有多维数组存在。 memory型数据是通过扩展reg型数据的地址范围来生成的。其格式如下:

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    “无法破解的芯片”到底是个什么原理?

    今年的hotchips 33 ,密歇根大学的Austin教授带来MORPHEUS II。上一个版本的MORPUHES 最早出来的时候,被称作:“无法破解”的芯片,号称580名专家13000个小时尝试均告失败。但是世界上没有绝对的事!

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    FPGA设计之门控时钟

    门控时钟的设计初衷是实现FPGA的低功耗设计,本文从什么是门控时钟、门控时钟实现低功耗的原理、推荐的FPGA门控时钟实现这三个角度来分析门控时钟。

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    详解异构计算FPGA基础知识

    随着云计算,大数据和人工智能技术应用,单靠CPU已经无法满足各行各业的算力需求。海量数据分析、机器学习和边缘计算等场景需要计算架构多样化,需要不同的处理器架构和GPU,NPU和FPGA等异构计算技术协同,满足特定领域的算法和专用计算需求。今天,笔者带大家详细了解下FPGA技术。

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    Cerebrus:颠覆未来的智能芯片设计

    大家对使用传统 EDA 工具的设计流程已经驾轻就熟,运行工具,根据分析结果纠错或改进,修改若干参数,然后循环迭代。

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    AMBA AXI Exclusive访问的概念解惑和验证测试点

    乍一看,AMBA AXI exclusive 很容易理解,当时随着你深入研究或者经过项目的实践,你会发现这其中还是有很多惊喜的。尤其是从验证的角度来看,这里面涉及到不同场景的组合都是验证中的挑战。

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    Xilinx FPGA中全局时钟资源的使用方法

    1. IBUFG 即输入全局缓冲,是与专用全局时钟输入管脚相连接的首级全局缓冲。所有从全局时钟管脚输入的信号必须经过IBUFG单元,否则在布局布线时会报错。IBUFG支持AGP,CTT,GTL,GTLP,HSTL,LVCMOS,LVDCI,LVPECL,LVTTL,PCI,PCIX\,,SSTL等多种格式的IO标准。

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    想用GD32替换STM32? 这些细节一定要知道

    GD32是国内开发的一款单片机,据说开发的人员是来自ST公司的,GD32也是以STM32作为模板做出来的。所以GD32和STM32有很多地方都是一样的。不过GD32毕竟是不同的产品,不可能所有东西都沿用STM32,有些自主开发的东西还是有区别的。相同的地方我们就不说了,下面列一下不同的地方。

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    【FPGA】几种时序问题的常见解决方法

    今天写一下时序问题常见的跨时钟域的亚稳态问题。D触发器的原理图和程序:D触发器有个明显的特征就是建立时间(setup time)和保持时间(hold time)参照上图的下方,如果输入信号在建立时间和保持时间发生变化,则可能产生亚稳态,如果在时钟上升沿也就是D触发器采样期间,输入点评判断为1则输出为1,如果是0则输出为0...

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    未来十年计算机体系结构的历史和趋势

    1、DSA(Domain-Specific Architectures,特定领域的体系结构*)将成为未来十年甚至更长时间,计算机体系结构的趋势。

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    FPGA实现高带宽NVMe SSD读写

    近期实验室项目需对2GB/s的高速数字图像数据实时存储,后续数据带宽将提升至30GB/s。经调研,SATA协议的固态硬盘理论存储有效带宽为600MB/s,NVMe协议的固态硬盘理论带宽随PCIe协议而不同。NVMe协议的固态硬盘在PCIe Gen2、Gen3条件下,理论有效带宽分别为2GB/s、3.938GB/s。目前,NVMe SSD最高搭载PCIe Gen4通路,其理...

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    SRIO IP核系统总览以及端口介绍(三)

    消息传递端口是可选接口(消息也可以组合到I / O端口上,并使用Vivado集成设计环境(IDE)设置视为写入事务)。单独的Messaging端口遵循Initiator / Target样式。

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    【FPGA】SRIO IP核系统总览以及端口介绍(二)(I/O Port 含义介绍)

    上篇文章:SRIO IP核系统总览以及端口介绍(一)(User Interfaces 之 I/O Port)根据数据手册PG007,介绍到了逻辑层接口的IO口,今天想研究下,这些端口如何使用,结合实际问题来想想这个问题。

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    SRIO IP核系统总览以及端口介绍(一)(User Interfaces 之 I/O Port)

    系统总览RapidIO标准分为三层:逻辑,传输和物理。逻辑层定义整体协议和数据包格式。这是端点启动和完成事务(transaction)所必需的信息。传输层提供数据包从端点移动到端点所需的路由信息。物理层描述了设备级接口细节,例如数据包传输机制,流控制,电气特性和低级错误管理。这种划分提供了将新事务类型添加到逻辑规...

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