不久之前，Cadence 正式推出了创新产品 Cerebrus，一款完全基于机器学习的革命性智能芯片设计工具，可以扩展数字芯片设计流程并实现自动化。
大家对使用传统 EDA 工具的设计流程已经驾轻就熟，运行工具，根据分析结果纠错或改进，修改若干参数，然后循环迭代。
经验丰富的设计师比新手的效率更高，一方面是因为他们资历较老，接触过更多的设计类型；另一个原因则是他们很可能在同一家公司负责过该芯片的之前版本，或者接触过其他类似芯片。相反，设计师新手，或者刚入职的新人，则需要更长的时间来熟悉手头上的芯片，以及用到的库和 IP。
近年来，EDA 工具开始尝试让这个过程变得自动化。以设计流程中最典型的工具读取 SystemVerilog 为例，即使 SystemVerilog 连续两次是一样的，或 95% 的相似度，库和 IP 也几乎完全不变，工具仍要从头开始读取。
在云计算和大数据时代依赖人工设计师，特别是经验丰富的设计师，是很不划算的，毕竟我们有丰富的算力可以利用，尽管耗费也不小。另一方面，半导体行业正随着 5G、自动驾驶和 ADAS、超大规模计算、工业 IoT 等领域的兴起快速发展，这是机遇同时也是挑战。
半导体行业这一轮的产业复兴力度远超以往，工程师加班加点，承担着用更快速度推出新一代芯片的压力，而这一过程需要用到更先进的工艺节点。
Cerebrus 智能芯片设计工具的到来将彻底解放芯片数字设计师。
Cerebrus 利用丰富的算力资源，采用了类似用合成技术取代原理图人工绘制的方法，打破芯片设计必须依靠人力的局限。机器学习技术的搭载是革命性的，将彻底解决 EDA 工具需要每年迭代以追赶不断增长的设计复杂度的难题。
Cerebrus 采用独特的增强版机器学习技术，实现 10 倍生产效率提升和 20% PPA（功耗、性能、面积）提升，且同时适用于本地数据中心部署的算力资源（on-prem）以及 AWS 等云供应商的云资源。
Cerebrus 驱动了生产力曲线的进一步左移，减少设计所需工程量，同时优化 PPA 目标。
Cerebrus 极为适合最先进的工艺节点，它可以取代传统人力，高效处理高电阻互联、IR 电压降、超复杂设计规则等令现代化复杂设计流片惘然却步的关键工序。
此外，Cerebrus 还为包括 Genus 综合、Innovus 物理设计和 Tempus 静态时序签核在内的数字全流程引入强化学习和知识图表工具。
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第一个应用案例是一款之前大量依赖繁琐人工开发的 5nm 工艺手机 CPU。Cerebrus 可以在 10 天内完成设计收敛，并将产品性能提高 14%，频率提升了 420MHz。漏电功耗下降了 7%，低至 26mW。动态和静态总功耗为 62mW，相较之前改善了 3%。利用率也增加了 5%。将 Cerebrus 视作超人设计师毫不夸张。
02
第二个案例将 Cerebrus 用于利用混合布线工具进行自动化版图设计。这个案例是一款 12nm 产品，设计团队希望达到 2GHz 频率。Cerebrus 优化了版图设计和设计实现流程，将频率提高了 200MHz，时序违例路径数量降低 83%，漏电功耗降低 17%。
如需了解搭载机器学习之前的混合布线工具，您可点击文末阅读原文查看更多。
Cerebrus 能做到的不仅仅是流程优化和参数调整，它还具备很多其他功能。上一个案例中，Cerebrus 会比较多种版图，利用混合布线工具调整所有模块位置和参数，并相应的调整设计流程。这一功能将产品的时钟频率提高了 200MHz，时序违例路径数量下降 83%，以及 17% 的漏泄功率下降。
客户反馈
Cerebrus 正式发布之前，Cadence 已经与 Renesas 和 Samsung Foundry 展开了合作。
Renesas 共享研发 EDA 部门总监 Satoshi Sibatani 表示，Cerebrus 将设计性能至少提高了10%。
这次成功后，我们将在全部设计项目中使用 Cerebrus。
Samsung Foundry 将 Cerebrus 用于其设计技术协同优化（DTCO），评估工艺参数对 PPA 的影响。
Samsung Foundry 设计技术副总裁 Samyung Kim 说：
在一些最关键的设计节点上，我们实现了 8% 的功耗下降。对比之前耗时数月的人工流程， Cerebrus 仅需数天即可完成。此外，我们还将 Cerebrus 用于自动化版图电源分配网络的规划，并将最终的设计时序优化了 50%。
其实，50% 的时序优化不过是小菜一碟。DTCO 过程中，我们希望把鸡蛋放在多个篮子里，而不是孤注一掷。Cerebrus 可以直观解读预埋电源线等参数，且无需在每个小项都投入大量人力物力。
小结
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