SpinalHDL—Reg&Wire

针对SpinalHDL中的两大类型Reg、Wire，来梳理下在SpinalHDL中的对应关系及声明形式。

Wire

在编写Verilog时，reg、wire是我们经常用到的变量声明类型。wire类型变量常用于描述组合逻辑。而Reg则用于描述时序逻辑。在SpinalHDL中，其定义了Bool、Bits、UInt、SInt、Vec等数据类型。当我们声明一个数据类型变量时其默认均为线网类型：

在上面的代码中，我们声明了端口dataIn、dataOut、其默认均对应着RTL中的Wire类型：

Reg

Reg类型变量常用于时序逻辑，在SpinalHDL中，将数据类型声明为Reg类型的方式有：

SpinalHDL提供了四种类型声明寄存器的方式，根据不同的场景需求，我们可以四选一选择最合适的(都是基于Reg一步步封装的)。

除此之外，由于SpinalHDL中默认为Wire类型，而SpinalHDL为其都提供了setAsReg()方法来标注为寄存器类型，同时提供Init(resetValue)方法来做初始化。因此想上面的那个例子我们想寄存器打一拍我们可以这么来写：

case class regDemo() extends Component{
  val io=new Bundle{
    val dataIn=in UInt(8 bits)
    val dataOut=out UInt(8 bits)
  }
  val regTemp=Reg(UInt(8 bits)) init(0)
  regTemp:=io.dataIn
  io.dataOut:=regTemp
}

也可以这么来写：

case class regDemo() extends Component{
  val io=new Bundle{
    val dataIn=in UInt(8 bits)
    val dataOut=out UInt(8 bits)
  }
  val regTemp=RegInit(U(0,8 bits))
  regTemp:=io.dataIn
  io.dataOut:=regTemp
}

还可以这么写：

case class regDemo() extends Component{
  val io=new Bundle{
    val dataIn=in UInt(8 bits)
    val dataOut=out UInt(8 bits)
  }
  io.dataOut:=RegNext(io.dataIn).init(0)
}

甚至可以这么写：

case class regDemo() extends Component{
  val io=new Bundle{
    val dataIn=in UInt(8 bits)
    val dataOut=out UInt(8 bits) setAsReg() init(0)
  }
  io.dataOut:=io.dataIn
}