不知诸君可还记得在SystemVerilog中数组，压缩数组等等这些令人挠头的东西，看似方便但不知各位在真实中使用几何。
Vec
在SystemVerilog中关于数组有多个概念，想必各位在初学之时对于数组、压缩数组这些概念都有些了解，在最初使用之时想必亦是小心翼翼。
所谓大道至简，SpianlHDL对于数组的概念，其只有一个Vec的概念，其和软件中的数组概念并无不同，借鉴SpinalHDL灵活的数据类型转换，Vec在整个设计里可谓起到起承转合的作用。Vec的声明形式如下：
声明一个一维数组：
val myVecOfMixedUInt = Vec(UInt(3 bits), UInt(5 bits), UInt(8 bits))
val data=Vec(UInt(8 bits),3)
声明一个3*3的二维数组
val data1=Vec(Vec(in UInt(8 bits),3),3)
四两拨千斤——read巧妙替换case
对于Vec，其提供有一个read方法，其方法原型为：
read(address: UInt)read(address: UInt)
而对于Scala中的Seq类型，其也提供了一个方法read，用于实现像软件中根据index索引输出对应的变量值。可还记得在《SpinalHDL—小练习(四)》中的例子：
import spinal.core._
case class example4() extends Component{
val io=new Bundle{
val dataIn=in UInt(8 bits)
val dataOut=out UInt(8 bits)
}
val sbox=new Area{
val sboxLut=Seq(
0x63, 0x7C, 0x77, 0x7B, 0xF2, 0x6B, 0x6F, 0xC5,
0x30, 0x01, 0x67, 0x2B, 0xFE, 0xD7, 0xAB, 0x76,
0xCA, 0x82, 0xC9, 0x7D, 0xFA, 0x59, 0x47, 0xF0,
0xAD, 0xD4, 0xA2, 0xAF, 0x9C, 0xA4, 0x72, 0xC0,
0xB7, 0xFD, 0x93, 0x26, 0x36, 0x3F, 0xF7, 0xCC,
0x34, 0xA5, 0xE5, 0xF1, 0x71, 0xD8, 0x31, 0x15,
0x04, 0xC7, 0x23, 0xC3, 0x18, 0x96, 0x05, 0x9A,
0x07, 0x12, 0x80, 0xE2, 0xEB, 0x27, 0xB2, 0x75,
0x09, 0x83, 0x2C, 0x1A, 0x1B, 0x6E, 0x5A, 0xA0,
0x52, 0x3B, 0xD6, 0xB3, 0x29, 0xE3, 0x2F, 0x84,
0x53, 0xD1, 0x00, 0xED, 0x20, 0xFC, 0xB1, 0x5B,
0x6A, 0xCB, 0xBE, 0x39, 0x4A, 0x4C, 0x58, 0xCF,
0xD0, 0xEF, 0xAA, 0xFB, 0x43, 0x4D, 0x33, 0x85,
0x45, 0xF9, 0x02, 0x7F, 0x50, 0x3C, 0x9F, 0xA8,
0x51, 0xA3, 0x40, 0x8F, 0x92, 0x9D, 0x38, 0xF5,
0xBC, 0xB6, 0xDA, 0x21, 0x10, 0xFF, 0xF3, 0xD2,
0xCD, 0x0C, 0x13, 0xEC, 0x5F, 0x97, 0x44, 0x17,
0xC4, 0xA7, 0x7E, 0x3D, 0x64, 0x5D, 0x19, 0x73,
0x60, 0x81, 0x4F, 0xDC, 0x22, 0x2A, 0x90, 0x88,
0x46, 0xEE, 0xB8, 0x14, 0xDE, 0x5E, 0x0B, 0xDB,
0xE0, 0x32, 0x3A, 0x0A, 0x49, 0x06, 0x24, 0x5C,
0xC2, 0xD3, 0xAC, 0x62, 0x91, 0x95, 0xE4, 0x79,
0xE7, 0xC8, 0x37, 0x6D, 0x8D, 0xD5, 0x4E, 0xA9,
0x6C, 0x56, 0xF4, 0xEA, 0x65, 0x7A, 0xAE, 0x08,
0xBA, 0x78, 0x25, 0x2E, 0x1C, 0xA6, 0xB4, 0xC6,
0xE8, 0xDD, 0x74, 0x1F, 0x4B, 0xBD, 0x8B, 0x8A,
0x70, 0x3E, 0xB5, 0x66, 0x48, 0x03, 0xF6, 0x0E,
0x61, 0x35, 0x57, 0xB9, 0x86, 0xC1, 0x1D, 0x9E,
0xE1, 0xF8, 0x98, 0x11, 0x69, 0xD9, 0x8E, 0x94,
0x9B, 0x1E, 0x87, 0xE9, 0xCE, 0x55, 0x28, 0xDF,
0x8C, 0xA1, 0x89, 0x0D, 0xBF, 0xE6, 0x42, 0x68,
0x41, 0x99, 0x2D, 0x0F, 0xB0, 0x54, 0xBB, 0x16).map(U(_,8 bits))
io.dataOut:=sboxLut.read(io.dataIn)
}
}
这里对于从网上拉下来的Sbox的查找表，我们添加了一个map函数，用于转为为UInt类型。之所以如此做在于为Seq提供的read方法原型为：
def read(idx: UInt): T = {
Vec(pimped).read(idx)
}
这里我们的Seq会用于初始化一个Vec，而Vec的初始化只能是SpinalHDL中定义的数据类型。而通过read方法，这里我们避免了在SystemVerilog中写case的啰嗦工作。
灵活的类型转换
在SpinalHDL中，其为Bits、UInt、SInt均提供了subdivideIn 方法用于转换成Vec
//Subdivide x into y slices, y: Int
x.subdivideIn(y slices)
//Subdivide x into multiple slices of y bits, y: IntSubdivide x into multiple slices of y bits, y: Int
x.subdivideIn(y bits)
这为下面的场景提供了一个很好的解决方案：
假定信号dataIn为32 bits，sel为2比特，根据sel输出dataIn对应的字节：
case class vecTest() extends Component{
val io=new Bundle{
val dataIn=in UInt(32 bits)
val sel=in UInt(2 bits)
val dataOut=out UInt(8 bits)
}
io.dataOut:=io.dataIn.subdivideIn(8 bits).read(io.sel)
}
一行代码完事儿。对应的Verilog代码为：
module vecTest (
input [31:0] io_dataIn,
input [1:0] io_sel,
output [7:0] io_dataOut
);
reg [7:0] _zz_1;
always @(*) begin
case(io_sel)
2'b00 : begin
_zz_1 = io_dataIn[7 : 0];
end
2'b01 : begin
_zz_1 = io_dataIn[15 : 8];
end
2'b10 : begin
_zz_1 = io_dataIn[23 : 16];
end
default : begin
_zz_1 = io_dataIn[31 : 24];
end
endcase
end
assign io_dataOut = _zz_1;
同样的，Vec也可以通过asBits转换为Bits，进而UInt、SInt。
☆ END ☆
作者：玉骐
原文链接：https://mp.weixin.qq.com/s/fEgTeWv4mb5-Zm\_MibbKMQ
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