作者：Ryan Smith 2022年3月2日
如果说在过去五年左右的时间里，芯片设计有一个突出的、全行业的趋势，那就是越来越多地使用Chiplet技术。随着芯片制造商希望它们解决从芯片制造成本到设计的整体可扩展性的所有问题，小核心芯片已经成为一种越来越常见的功能。无论是简单地将一个以前的单片CPU拆分成几块，还是在一个封装中使用多达47个Chiplet，Chiplet都已经在当今芯片设计中扮演了重要角色，芯片制造商已经明确表示，它未来只会继续增长。
与此同时，经过5年多的大规模使用，Chiplet和支撑它们的技术似乎终于在设计上达到了一个转折点。芯片制造商对Chiplet的好处（和坏处）有了更好的认识，封装供应商改进了放置Chiplet所需的超精密方法，工程团队已经解决了Chiplet之间通信协议的问题。简而言之，Chiplet不再是需要验证的实验性设计，而是芯片制造商可以依赖的经验证的设计。随着对芯片技术的日益依赖，对设计路线图和稳定性的需求也随之而来——对设计标准的需求。
为此，今天英特尔、AMD、Arm和所有三家行业领导者齐聚一堂，宣布他们正在为Chiplet互连形成一个新的开放标准，该标准被恰当地命名为Universal chiplet Interconnect Express（简称UCIe）。从非常成功的PCI Express playbook中获得重大启发，与UCIe合作的相关公司正在创建一个连接Chiplet的标准，目标是制定一套标准，不仅简化所有相关方的流程，还要引领不同制造商的芯片之间实现完全互操作性的道路，允许芯片制造商认为合适的时候混合和匹配Chiplet。换句话说，用Chiplet构建一个完整且兼容的生态系统，就像今天基于PCIe的扩展卡的生态系统一样。
消费类处理器中的Chiplet——密集型和稀疏型
与PCIe的比较适用于多个层面，这可能是快速了解UCIe目标的最佳方式。新标准不仅以开放的方式发布，而且相关公司将在今年晚些时候成立一个正式的联合体小组来管理UCIe并进一步开发它。同时，从总体技术角度来看，芯片的使用是集成电路不断整合的最新一步，因为越来越小的晶体管允许越来越多的功能被带到芯片上。本质上，到目前为止一直在扩展卡或独立芯片上的功能正开始进入芯片/SoC本身。因此，就像PCIe调节这些部件作为扩展卡如何协同工作一样，需要一个新的标准来调节这些部件作为芯片如何协同工作。
最终，UCIe背后团队的既定目标是为芯片建立一个开放且无处不在的生态系统。无论这意味着简单地将一些物理方面标准化，以便于制造，还可以实现真正的混搭设置，客户可以从多个芯片（let）制造商处请求使用芯片制造的芯片，都需要一个强大的基础标准来实现这一点。芯片制造业的主要参与者正在全力支持UCIe，以实现这一目标。
为什么是Chiplet？
反过来，所有这些的基本原理是Chiplet的使用越来越多，在某些情况下，对Chiplet的需求也越来越大。Chiplet已经被用于混合来自多个芯片制造商或多个工艺节点的小微芯片，并且它们被用于制造大型芯片，否则由于reticle 的限制将不可能实现。所有这些都是由某种方式的经济性（不在芯片的每个部分使用昂贵的前沿节点）驱动的，或者是希望以一种比花费数年时间制作单片芯片更方便的方式结合来自不同制造商的IP。诚然，单片芯片作为一个整体并没有完全消失（移动数据仍然很昂贵），但Chiplet设计的经济性不可避免地推动了Chiplet在更多情况下的使用。
与此同时，对性能和效率的追求也推动了人们对chiplets的持续兴趣。或者更具体地说，推动了将更多功能集成到单个芯片封装上的愿望。PCIe虽然速度很快，但按芯片标准来看仍然很慢；从一个CPU到一个控制器（然后再返回）的长跟踪长度会增加很多延迟，而将数据推送到这一点在功耗方面相对昂贵。因此，芯片制造商越来越希望在芯片上实现这些功能，以降低延迟和功耗。对于芯片（以及UCIe）而言，这意味着能够将性能提高20倍以上，并将功耗降低大致相同的数量。
UCIe 1.0：新的Die-To-Die规格，顶部分层PCIe和CXL
深入到UCIe规范的第一次修订版，我们发现一些非常简单的东西，以及一些非常明确的围绕当今封装技术的功能设计的东西。UCIe今天带来的与其说是新技术，不如说是当前技术的不同实现之间的标准化，这样每个人都有一个共同的工作基础。
也许不太令人惊讶的是，这个UCIe的初始版本来自英特尔，英特尔正在向该行业批发该规范，并将成为UCIe联盟。几十年来，英特尔一直负责开发几种备受瞩目的开放式互连技术，其中最重要的是USB、PCIe、，和Thunderbolt 3——因此，看到他们致力于另一种互连技术来帮助启动他们（以及业界其他人）认为是下一波计算浪潮的项目，并不太令人震惊。不过，请不要搞错，这不是一项仅限英特尔的倡议，支持新标准的公司以及即将成立的联盟就是明证。
在幕后，UCIe借鉴了英特尔早期的高级接口总线（AIB）技术。英特尔之前在2020年将该技术捐赠给CHIPS联盟，因此这不是英特尔第一次以开放方式发布该技术的版本。但UCIe是迄今为止最大的（也是最专注于芯片的）努力，英特尔晶圆厂竞争对手以及CPU设计竞争对手的支持就证明了这一点。
至于UCIe规范本身，让我们谈谈它涵盖了什么和不涵盖什么。该规范涵盖了物理层，列出了chiplets将用于相互通信的电信号标准，以及物理通道的数量和支持的bump pitches。该规范涵盖了协议层，定义了覆盖在这些信号上的更高级别协议，以理解一切并提供必要的功能集。
然而，该规范没有涵盖用于在芯片之间提供物理连接的封装/桥接技术。例如，这并不是英特尔泄漏EMIB或Foveros。相反，UCIe是bridge-agnostic；chiplets可以通过fanout bridge、silicon interposers、EMIB连接，甚至在低带宽设备的情况下，也可以仅通过普通的旧有substrate连接。UCIe是用来处理所有这些问题的，因为桥接器本身本质上是一个dumb pipe，用于在芯片之间传输电信号。只要一个芯片符合标准（包括bump pitch），那么它就可以与另一个UCIe芯片对话。
注意，UCIe 1.0基本上有两个性能/复杂性标准级别。恰当命名的“standard package”级别的规格是为使用传统organic substrates低带宽设备设计的。这些部件将使用多达16条数据通道、100μm+bump pitches和扩展通道长度。从更高的层面来看，这就像通过一个当代PCIe链路连接两台设备，但将它们放得更近。
同时，第二套规范涵盖了UCIe联盟认为的“advanced package”，这涵盖了所有基于高密度硅桥的技术，如EMIB和InFO。先进的封装规格要求更小的bump pitches（约为25μm至55μm），由于密度更大，每个cluster的lanes数是原来的4倍，通道长度小于2毫米。UCIe的推动者们认为，采用当今45μmbump pitch技术的先进封装装置将能够提供高达1.3TB/s/mm的shoreline (linear)带宽。也就是说，每秒1.3TB的数据将能够通过1毫米的芯片边缘。
我不会在这里一一赘述，但所有这些都是为了强调UCIe是如何在性能范围的两端满足芯片需求的。对于只需要在一个封装中以经济高效的方式将两个芯片组装在一起的芯片制造商来说，有一种标准封装方法。对于需要使两个芯片尽可能接近一个单片芯片的芯片制造商来说，先进的封装规范允许很多lanes，因此也允许很多带宽。
同时，值得注意的是，在延迟和能源效率方面，期望值是多少。对于所有封装类型，延迟预计都在2ns以下，这在芯片设计中尤其重要，因为芯片设计正在拆分以前的单片芯片设计。同时，功率效率范围从标准封装的低至0.5 pJ/bit到高级封装的更低0.25 pJ/b。这有助于说明为什么一些芯片制造商渴望使用chiplets，因为相对于分立PCIe/CXL卡的改进可能非常重要。
反过来，连接芯片的物理层对UCIe来说是新的。英特尔和其他推动者并没有深入探讨这项技术的工作原理（甚至在他们的白皮书中也没有），但在较高的层次上，物理层标准提供了电信号、时钟、链路训练和sideband信号。256字节的流量控制单元（FLIT）依次处理实际的数据传输。
在这上面是一个中间层，该组织称之为Die-to-Die适配器。D2D为链路状态管理和芯片之间的参数协商提供了基础。D2D还负责通过CRC和链路级重试为额外的数据可靠性保障提供可选支持。
最后，在协议层，芯片制造商有几个不同的选择。UCIe的官方标准化协议是PCI Express及其cache-coherent “表亲” Compute Express Link，后者本身构建在PCIe之上。在这里讨论他们的选择时，UCIe的推动者选择了务实的方法：PCIe和CXL已经得到了行业范围的支持，因此他们不会自己重新开始，而是将在协议层利用现有的生态系统。这意味着，UCIe正在以一个完全充实且经过充分验证的协议层开始运行，该协议层可以提供可靠的数据传输和链路管理，以及额外的定制功能，如缓存一致性。也许同样重要的是，这意味着客户和芯片制造商都可以利用他们在PCIe/CXL上现有的软件投资，进一步简化开发过程，更快地推出符合UCIe的芯片。
实际上，如果UCIe没有以这种方式利用PCIe/CXL，我会惊讶得多。PCIe技术已经成为各种其他技术的支柱，整个行业在基本设备互连需求方面已经不再试图超越发明PCIe。
也就是说，发起人已经明确表示，UCIe不仅仅锁定在PCIe/CXL上。该标准的未来版本可能会添加其他协议，如果出现了某些内容，并且所有者愿意将其捐赠给该标准。
最后，芯片制造商也可以自由使用自己的定制/定制协议；它们不仅限于使用PCIe/CXL。UCIe支持原始/流媒体协议选项，允许使用任何其他协议。当然，这两种chiplets都需要支持这种定制协议来建立连接，但即使在这种情况下，这也将允许芯片制造商利用UCIe标准的物理方面来简化自己的设计/生产。
这也意味着现有的互连协议，比如AMD的Infinity Fabric，即使引入了UCIe，也不太可能有任何进展。像IF这样的协议仍然远比PCIe/CXL所能实现的复杂和专业化，考虑到连接CPU内核和I/O芯片的非常具体的一致性要求，这是有意义的。换句话说，chiplet 设计的最前沿仍然领先于UCIe 1.0的起步阶段。
更进一步：UCIe的外部互连，以及其他？！
尽管UCIe首先关注的是为chiplets提供芯片内互连，但该标准实际上包括了脱离芯片的规定。
如果芯片/系统制造商希望，该规范允许使用重定时器在协议级别远距离传输UCIe。诚然，由于增加了（大量）距离，这确实牺牲了延迟和电源优势。但UCIe的推广者设想服务器客户可以使用它在机架或机架级别提供UCIe连接，甚至可以在长距离上提供芯片到芯片的直接连接。
这种设置最有趣、最明显的用例是silicon photonics。扩展chiplet的概念，芯片制造商可以在封装的边缘构建一个共同封装的光收发器，然后使用UCIe将其连接到另一个芯片。这将允许直接从芯片进行光互连，绕过使用非芯片收发器的需要（和电力成本）。
推广者还展示了基于外部存储器/存储设备的概念。以及带有更多SOC的racks/draws。
UCIe 1.0只是一个开始
虽然今天发布了UCIe 1.0规范，但该标准背后的推动者已经将目光转向了该技术的未来，以及该联盟本身。
UCIe 1.0在很大程度上是一个“起点”标准，它最初是在英特尔内部以单独的方式开发的。如前所述，联合体将研究其他可能的协议，以添加到标准中。到目前为止，标准只定义了他们认为是四个方面的chiplet 设计：物理层和通信协议。该联盟希望通过定义标准化的chiplet因子，甚至管理其他芯片，进一步实现混合匹配chiplet生态系统。
这是在芯片封装技术不断变化的基础上进行的，这些技术仍在进步。UCIe 1.0标准基本上仅定义为2D和2.5D芯片封装，而不是即将推出的Foveros direct等3D直接芯片到芯片技术。随着3D芯片封装变得可用，该标准将需要更新，以考虑提供的新功能，以及更大的密度。
但要做到这一点，UCIe需要一个合适的联盟来支持它，这就是为什么今天的宣布既是对新标准的启示，也是对其他公司的宣传，让他们加入并帮助开发该标准未来的迭代版本。UCIe推广小组已经是一个相当大的名单，有芯片/IP设计公司AMD、Arm、英特尔和高通、芯片厂TSMC和三星（以及英特尔）、芯片封装公司Advanced Semiconductor Engineering，以及云计算提供商谷歌、微软和Meta的支持。
简言之，这是芯片行业许多大公司（无论是生产商还是消费者）中的一个共同标准，但推广者正在寻找更多的成员。务实地说，标准越受欢迎，它就越有效，也越被广泛采用，但该联盟还受益于其他公司的意见，并了解他们的计算需求。
UCIe规范的详细信息可在该联盟的新网站上找到，包括UCIe白皮书。与此同时，感兴趣的公司也可以在今年晚些时候正式成立的联盟中找到更多关于如何加入该联盟的信息。
