FPGA解码MIPI视频 OV5647 2line CSI2 720P分辨率采集提供工程源码和技术支持

1、前言

FPGA图像采集领域目前协议最复杂、技术难度最高的应该就是MIPI协议了，MIPI解码难度之高，令无数英雄竞折腰，以至于Xilinx官方不得不推出专用的IP核供开发者使用，不然太高端的操作直接吓退一大批FPGA开发者，就没人玩儿了。

本设计基于Xilinx的Kintex7开发板，采集OV5647 摄像头的720P 2Line MIPI视频，OV5647 摄像头引脚接Kintex7的 BANK16 LVDS_25 差分引脚，经过纯vhdl实现的 CSI2 RX模块输出AXIS视频流，再将bayer数据转RGB，再经过FDMA将图像送入DDR3中做三帧缓存后读出，最后经HDMI发送模块输出显示器；

本文详细描述了设计方案，工程代码编译通过后上板调试验证，可直接项目移植，适用于在校学生做毕业设计、研究生项目开发，也适用于在职工程师做项目开发，可应用于医疗、军工等行业的数字成像和图像传输领域；
提供完整的、跑通的工程源码和技术支持；
工程源码和技术支持的获取方式放在了文章末尾，请耐心看到最后；
关于MIPI协议，请自行搜索，csdn就有很多大佬讲得很详细，我就不多写这块了；

2、Xilinx官方主推的MIPI解码方案

Xilinx官方主推的MIPI解码方案是专用IP核，在vivado的ip仓库里输入MIPI就会看到如下的一堆IP：在这里插入图片描述
Xilinx方案使用很简单，调用IP就行，用SDK配置即可使用，MIPI解码后的数据格式为AXIS，方便与他家的VDMA之类的IP对接，你无须关心复杂的MIPI协议即可畅玩儿MIPI，但问题就来了，如果你用的FPGA不是Xilinx家的怎么办？
关于Xilinx自家的MIPI方案，请参考我之前写的文章；Xilinx的MIPI方案

3、本 MIPI CSI2 模块性能及其优越性

本方案MIPI解码后的视频时序为VGA时序，即行同步，场同步，数据有效，数据信号；方便后端直接处理；解串部分使用Xilinx源语，本工程用到的是7系列源语，更高级别的FPGA应用，需要更改源语参数，但问题不大；
一个字：牛逼，表现如下：
1：纯Vhdl代码实现，学习性和阅读性达到天花板；
2：移植性还可以，只要兼容Xilinx解串源语的FPGA均可移植；
3：算法达到天花板，标准的CSI2接收协议实现解码；
4：实用性达到天花板，采用OV4689摄像头作为输入，不同于市面上验证性和实验性的工程，本设计直接面向实用工程，贴近真实项目，MIPI输入，2路视频输出，做类似项目的兄弟可直接拿去用，一个月工资直接拿到手。。。
5：支持高达4K分辨率的MIPI视频解码；
6：时序收敛很到位，考虑到MIPI协议的复杂性和时序的高要求，所以没有采用时序收敛不强的verilog，而是VHDL，虽然阅读性可能会低一些，但用户只需要知道用户接口即可，并不需要去看内部的复杂代码；
7：自定义IP封装，方便Xilinx系列FPGA用户使用，CSI-2自定义IP支持2line或4line输入，可在IP配置界面手动配置；

4、我这里已有的 MIPI 编解码方案

我这里目前已有丰富的基于FPGA的MIPI编解码方案，主要是MIPI解码的，既有纯vhdl实现的MIPI解码，也有调用Xilinx官方IP实现的MIPI解码，既有2line的MIPI解码，也有4line的MIPI解码，既有4K分辨率的MIPI解码，也有小到720P分辨率的MIPI解码，既有基于Xilinx平台FPGA的MIPI解码也有基于Altera平台FPGA的MIPI解码，还有基于Lattice平台FPGA的MIPI解码，后续还将继续推出更过国产FPGA的MIPI解码方案，毕竟目前国产化方案才是未来主流，后续也将推出更多MIPI编码的DSI方案，努力将FPGA的MIPI编解码方案做成白菜价。。。
基于此，我专门建了一个MIPI编解码的专栏，并将MIPI编解码的博客都放到了专栏里整理，对FPGA编解码MIPI有项目需求或学习兴趣的兄弟可以去我的专栏看看，专栏地址如下：
点击直接前往专栏

5、详细设计方案

详细设计方案如下：
在这里插入图片描述
视频输入：
OV5647摄像头输入，MIPI 2line,720P分辨率;
MIPI解码：
纯vhdl代码编写的CSI-2解码器，可针对2line或4line输入的MIPI视频解码，输出为AXIS数据流，经过AXIS转VGA输出VGA格式数据，经Bayer转RGB输出VGA格式的RGB888视频数据；
图像缓存：
经典的，我常用的FDMA图像缓存架构，经常看我博客的朋友应该都很熟悉了，想了解FDMA图像缓存架构可以参考我之前写的文章FDMA图像缓存架构
图像输出：
经FDMA图像3帧缓存后，相当于MIPI视频进DDR3逛了一圈又回来了，经过VGA时序发生器VTC和HDMI发送驱动输出显示器，HDMI发送驱动采用纯verilog代码编写，不含任何IP，输出稳定可靠，我项目一直都在用，想了解HDMI发送驱动可以参考我之前写的文章HDMI发送驱动

6、vivado工程介绍

开发板：Xilinx Kintex7开发板；
开发环境：vivado2020.2；
输入：OV5647摄像头输入，MIPI 2line,720P分辨率;
输出：HDMI，720P分辨率;
工程BD如下：
在这里插入图片描述
MIPI解码部分的IP搭建如下：

CSI-2 IP配置界面如下：

CSI-2转AXIS

FDMA配置如下：

综合后的工程代码架构如下：

FPGA资源消耗和功耗预估如下：