在构建复杂的 sequence 序列的时候，我们经常会用到 m_sequencer 和 p_sequencer，并且在很多资料中都提到两者实际指向的是同一个对象，...
在搭建验证环境时，经常需要在环境中插入很多info用于输出一定的log信息用于进行debug，在插入这些info方法的时候，经常需要同时输出该...
写过Verilog和systemverilog的人肯定都用过系统自定义的函数$display，这是预定好的，可以直接调用的功能。但是当Verilog中的task和func...
SystemVerilog是一种硬件描述和验证语言，用于描述电子电路的行为和结构。它建立在Verilog的基础上，具有几个附加功能。SystemVerilog标...
记录个使用SystemVerilog disable语句时遇到的坑，这个坑有点反直觉，以至于我当时有点不信，觉得可能是EDA仿真工具的问题。后来查看了S...
