FPGA纯verilog实现UDP协议栈 AXIS用户接口，可替代Tri Mode Ethernet MAC，提供三套工程源码和技术支持

1、前言

目前网上的fpga实现udp基本生态如下：
1：verilog编写的udp收发器，但中间的FIFO或者RAM等调用了IP，或者不带ping功能，这样的代码功能正常也能用，但不带ping功能基本就是废物，在实际项目中不会用这样的代码，试想，多机互联，出现了问题，你的网卡都不带ping功能，连基本的问题排查机制都不具备，这样的代码谁敢用？
2：带ping功能的udp收发器，代码优秀也好用，但基本不开源，不会提供源码给你，这样的代码也有不足，那就是出了问题不知道怎么排查，毕竟你没有源码，无可奈何；
3：使用了Xilinx的Tri Mode Ethernet MAC三速网IP实现，这样的代码也很优秀，但还是那个问题，没有源码，且三速网IP需要licence，三速网IP实现了rgmii到gmii再到axis的转换；
4：使用FPGA的GTX资源利用SFP光口实现UDP，通信，这种方案不需要外接网络变压器即可完成；
5：真正意义上的verilog实现的UDP协议栈，真正意义上的verilog实现意思是UDP协议栈全部代码均使用verilog代码，不适用任何IP核，包括FIFO、RAM等，这样的UDP协议栈移植性很强，这样的协议栈在市面上也很少，几乎很难得到，而很设计就是这样的协议栈，呵呵。。。

本设计使用纯verilog实现的UDP协议栈实现UDP回环通信测试，UDP协议栈与PHY的交互接口为RGMII，速率最高为1G，UDP协议栈的用户接口为AXIS，使得用户无需关心复杂的UDP协议而只需关心简单的用户接口时序即可操作UDP收发，将AXIS数据接口做简单的回环处理，即可完成自发自收的功能，并在电脑端使用网络调试助手进行UDP收发验证；

本设计经过反复大量测试稳定可靠，可在项目中直接移植使用，工程代码可综合编译上板调试，可直接项目移植，适用于在校学生、研究生项目开发，也适用于在职工程师做项目开发，可应用于医疗、军工等行业的数字通信领域；
提供完整的、跑通的工程源码和技术支持；
工程源码和技术支持的获取方式放在了文章末尾，请耐心看到最后；

2、我这里已有的UDP方案

目前我这里有大量UDP协议的工程源码，包括UDP数据回环，视频传输，AD采集传输等，也有TCP协议的工程，对网络通信有需求的兄弟可以去看看：直接点击前往

3、该UDP协议栈性能

1：纯verilog实现，没有用到任何一个IP核；
2：移植性天花板，该协议栈可在Xilinx、Altera等各大FPGA型号之间任意移植，因为是没有任何IP，源语也有参数可选择；
3：适应性强，目前已在RTL8211、B50610、88E1518三款phy上成功测试，也可以用GT资源的SFP接口实现UDP协议的以太网通信；
4：时序收敛很到位；
5：动态ARP功能；
6：不带ping功能；
7：RGMII转GMII后由AXIS接口输出，完全可以替代Xilinx的Tri Mode Ethernet MAC IP核；
8：最高支持1G速率；

4、详细设计方案

详细设计方案如下：

网络PHY

本设计一共设计了三套vivado工程，以适应不同的网络PHY芯片型号，分别是B50610、RTL8211和88E1518；三种PHY芯片均工作在延时模式，接口均为RGMII，UDP数据经过网络PHY实现和电脑网络调试助手的数据收发；

RGMII转GMII模块

RGMII转GMII模块的代码架构如下：

该模块调用FPGA源语实现RGMII到GMII的时序转换，模块内部设置了参数，可以选择使用Xilinx的源语还是Altera的源语，本设计选择了使用Xilinx的源语，对于使用Altera器件的朋友，可以选择使用Altera的源语，参数选择在代码中如下：

此外，该模块还使用纯verilog实现的AXIS FIFO实现了AXIS数据流的输出，这样设计的好处在于可以对接AXIS格式的大量IP或者设计模块，因为对于大批量数据传输而言，AXIS数据流具有天然的优势，基于此，此模块完全可以替代Xilinx的Tri Mode Ethernet MAC IP核，Tri Mode Ethernet MAC的最大作用就是RGMII转GMII然后输出AXIS数据流，但该IP只要Xilinx器件能用，移植性不高，且需要向官方申请License才可使用，IP本身看不到源码，使用很复杂，还需要配置等等，使用本模块可直接替代Tri Mode Ethernet MAC，这也是本设计的最大卖点之一；

AXIS FIFO

由于使用到了AXIS 数据流，必然需要AXIS FIFO作为哥哥模块的桥接，一般的设计直接调用AXIS FIFO IP核，但本设计为了通用性和移植性，采用纯verilog代码实现，代码中的位置如下：

UDP协议栈

UDP协议栈采用纯verilog代码实现，代码架构如下：

协议栈由ARP、IP层、UDP层、AXIS FIFO几个模块组成，全部使用纯verilog代码实现，ARP层实现动态ARP功能，IP层、UDP层实现MAC数据帧的IP层和UDP层的数据解包和组包，这是UDP协议的核心操作，其本身并不复杂，就是根据UDP协议进行对应的数据解析和数据组包即可，使用几个状态机的事儿，很假单，这里就不细说了，AXIS FIFO的作用是将复杂的UDP协议封装为AXIS数据流格式作为用户接口供开发者使用，开发者甚至都不需要去理解里面的协议，就当它是一个AXIS的FIFO用就行了；

5、vivado工程1-->B50610 工程

开发板：Xilinx-->xc7k325tffg676-2；
开发环境：Vivado2019.1；
网络PHY：B50610 延时模式；
输入\输出：UDP 网络通信；
测试项：数据收发；
工程代码架构如下：

FPGA资源消耗和功耗预估如下；

6、vivado工程1-->RTL8211 工程

开发板：Xilinx-->xc7a35tfgg484-2；
开发环境：Vivado2019.1；
网络PHY：RTL8211 延时模式；
输入\输出：UDP 网络通信；
测试项：数据收发；
工程代码架构如下：

FPGA资源消耗和功耗预估如下；

7、vivado工程1-->88E1518 工程

开发板：Xilinx-->xc7k325tffg676-2；
开发环境：Vivado2019.1；
网络PHY：88E1518 延时模式；
输入\输出：UDP 网络通信；
测试项：数据收发；
工程代码架构如下：

FPGA资源消耗和功耗预估如下；

8、上板调试验证并演示

准备工作

以vivado工程1-->B50610 工程为例进行上板调试；
连接如下，然后上电下载bit：

首先设置电脑端IP如下：

开发板的IP地址在代码中的设置如下，在fpga_core.v里，可以自由修改：

查看ARP

打开cmd，输入 arp -a查看电脑的arp缓存表，如下：

UDP数据回环测试

打开网络调试助手并配置，如下：

单次发送数据测试结果如下：

循环发送数据测试结果如下，1秒时间间隔循环：

9、福利：工程代码的获取

福利：工程代码的获取
代码太大，无法邮箱发送，以百度网盘链接方式发送，
通过微信获取资料：

网盘资料如下：