随着 SoC 中处理器和 I/O 主设备的数量不断增加，对高效且易于设计的互连的需求变得至关重要。互连必须为系统中的所有主设备提供足够的吞吐量和足够低的延迟。但还必须将成本和功耗保持在最低限度。成本包括设计时间、芯片面积以及许可费和特许权使用费。
图 1 使用 CoreLink NIC-400 网络互连的 SoC 设计示例
ARM 开发了第四代可配置互连，用于连接 AMBA AXI、AHB 和 APB 设备，即 CoreLink NIC-400 网络互连，可满足这些需求。NIC-400 配备了功能强大且易于使用的 GUI 驱动配置工具 AMBA Designer，它允许设计人员在数小时内生成复杂的分层互连网络。根据用户输入的主站和从站接口（例如 AXI3/4、AHB 或 APB）、所需的连接矩阵以及地址映射中从站的位置，该工具可生成并连接所有所需的接口块、开关、升迁器、缩小器以及时钟和协议域桥。所有未使用的路径均被移除，总线宽度可选择以最大限度地减少布线。NIC-400 采用的交换机拓扑网络可以减少路由，因为主设备和从设备可以在本地分组，并且共享更长的跨SoC数据路径以最小化面积。从生成的第一遍系统开始，就有许多强大的可配置选项来减少硅片面积，简化时序收敛，并调整缓冲区大小以优化性能，而不会产生不必要的开销。
图2 AMBA Designer：功能强大且易于使用的GUI配置工具
CoreLink NIC-400 附带数据流量管理 QoS-400 高级服务质量和 QVN-400 QoS 虚拟网络选项，以确保所有主设备在可接受的带宽和延迟限制内得到服务，以维持所需的性能。将流量划分到虚拟网络中，而不是在共享物理网络上运行，可以减少路由拥塞，同时保持 QoS 合同（例如最小/最大延迟或所需带宽），从而保持处理器性能。
为了进一步减少不同电源或时钟域之间的长链路上的布线拥塞，TLX-400 Thin Links 选项可将 AXI 总线封装到显着减小的宽度，可配置为 2/3 到1/20线数。
CoreLink NIC-400 经过了广泛的验证，以确保任何配置都是良好的，并且 NIC-400 是一款成熟的产品，已经在数十个客户设计中经过了硅验证。
有一个完整的 EDA 工具生态系统来支持 NIC-400。循环精确模型从未找到指定的项目。，源自客户配置的 NIC-400 RTL。对于 NIC-400 的动态性能分析，Cadence Interconnect Workbench 提供了 RTL 的深度调试和分析，其中主设备和从设备被 VIP 测试平台取代。SystemC 建模解决方案可从Synopsys SBL-400 for Platform Architect MCO 获得。
作者：baron
文章来源：Arm精选
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