1. Cortex-X925
Cortex-X925 核心是一款高性能、低功耗的产品，采用了 Armv9.2-A 架构。Armv9.2-A 架构在 Armv8‑A 架构的基础上进行了扩展，涵盖了 Armv8.7‑A。
Cortex-X925 核心集成在 DSU-120 DynamIQ™ 集群内。它连接到 DynamIQ™ Shared Unit-120，该单元作为一个完整的互连系统，包含 L3 缓存和窥探控制。这种连接配置也适用于包含不同类型核心的系统，在这些系统中，Cortex-X925 核心充当高性能核心。
下图显示了在 DynamIQ™ 集群中配置四个 Cortex-X925 核心的示例。
1.1 Cortex-X925 核心特性
可以在独立的 DynamIQ™ 配置中使用 Cortex-X925 核心，其中 DSU-120 DynamIQ™ 集群包含一个或多个 Cortex-X925 核心。无论集群配置如何，Cortex-X925 核心始终具有以下列出的相同特性。
特性
- 实现了 Armv9.2-A A64 指令集
- 所有异常级别（EL0 至 EL3）均支持 AArch64 执行状态
- 内存管理单元 (MMU)
- 40 位物理地址 (PA) 和 48 位虚拟地址 (VA)
- 通用中断控制器 (GIC) CPU 接口，用于连接外部中断分配器
- 通用定时器接口，支持来自外部系统计数器的 64 位计数输入
- 实现了可靠性、可用性和可维护性 (RAS) 扩展
- 实现了带有 128 位矢量长度的可扩展矢量扩展 (SVE) 及可扩展矢量扩展 2 (SVE2)
- 集成执行单元，支持高级单指令多数据 (SIMD) 和浮点运算
- 活动监控单元 (AMU)
- 支持可选的加密扩展
缓存特性
- 独立的 L1 数据缓存和指令缓存
- 私有的、统一的数据和指令 L2 缓存
- L1 指令和数据缓存、L2 缓存以及 MMU 翻译缓存 (MMU TC) 的错误保护，支持奇偶校验或错误校正码 (ECC)，可实现单错误校正和双错误检测 (SECDED)
- 支持内存系统资源分区与监控 (MPAM)
调试特性
- Armv9.2-A 调试逻辑
- 性能监控单元 (PMU)
- 嵌入式追踪扩展 (ETE)
- 追踪缓冲扩展 (TRBE)
- 统计分析扩展 (SPE)
- 可选的嵌入式逻辑分析器 (ELA)，ELA-600
2 Cortex-X925 核心配置选项
您可以在构建时选择适合实现需求的选项。Cortex-X925 核心的实现选项包括：
加密扩展
您可以选择在实现中包含或不包含加密扩展。所选选项适用于集群中的所有核心。
L2 数据 RAM ECC 单元
您可以将 L2 数据 RAM ECC 单元配置为 128 位或 256 位。
L2 缓存大小
您可以将 L2 缓存配置为 2048KB 或 3072KB。集群中的核心可以具有不同的缓存大小。
PMU 事件计数器
您可以将 PMU 事件计数器的数量配置为 6 个或 31 个。
CoreSight ELA
您可以选择集成 ELA-600 作为单独授权的产品。此选项可以基于每个核心进行配置。
核心 ELA 中 ATB FIFO 深度的大小
您可以将 AMBA 追踪总线 (ATB) FIFO 的大小配置为 4、8、16、32 或 64。此选项可以基于每个核心进行配置。
Arm精选课程-专注ARM和TEE
定时闭合
您可以配置 L2 数据缓存 RAM 的定时行为。有关更多信息，请参见 Arm Cortex-X925 核心配置和集成手册中的 Cortex-X925 配置参数。
注意
DSU-120 集群中的 Cortex-X925 核心必须具有相同的配置，L2 缓存大小除外。
有关详细的配置选项和指南，请参见 Arm Cortex-X925 核心配置和集成手册中的 RTL 配置过程。
3 DSU-120 依赖特性
某些 DynamIQ™ Shared Unit-120 特性和行为取决于您的授权核心是否支持特定特性。
下表描述了您的 Cortex-X925 核心支持哪些 DSU-120 依赖特性。
注意
加密扩展是根据单独的许可证提供的。
4 支持的标准和规范
Cortex-X925 核心符合 Armv9.2-A 架构。Armv9.2-A 架构在 Armv8‑A 架构的基础上进行了扩展，涵盖了 Armv8.7‑A。Cortex-X925 核心还符合特定的 Armv8‑A 架构扩展，并支持互连、中断、定时器、调试和追踪架构。
Cortex-X925 核心支持 AArch64 执行状态，从异常级别 EL0 到 EL3。
并非所有架构特性都在 Cortex-X925 核心中实现。下表显示了 Cortex-X925 核心支持的 Armv8‑A 和 Armv9‑A 特性的实现状态。每个版本的 Armv8‑A 和 Armv9‑A 架构都有一个单独的表格。
注意
- 并非所有 Armv8‑A 和 Armv9‑A 架构特性都列在下表中。有关所有架构特性的更多信息，请参见 Arm A-Profile 架构参考手册。
- Cortex-X925 核心与 DynamIQ™ Shared Unit-120 的架构兼容。有关 DSU-120 支持的特定架构版本和特性的列表，请参见 Arm DynamIQ™ Shared Unit-120 技术参考手册中的“支持的标准和规范”部分。
- Cortex-X925 核心中 Armv8.0-A 特性的实现状态
- Cortex-X925 核心中 Armv8.1-A 特性的实现状态
- Cortex-X925 核心中 Armv8.2-A 特性的实现状态
- Cortex-X925 核心中 Armv8.3-A 特性的实现状态
- Cortex-X925 核心中 Armv8.4-A 特性的实现状态
- Cortex-X925 核心中 Armv8.5-A 特性的实现状态
- Cortex-X925 核心中 Armv8.6-A 特性的实现状态
- Cortex-X925 核心中 Armv8.7-A 特性的实现状态
- Cortex-X925 核心中 Armv8.8-A 特性的实现状态
- Cortex-X925 核心中 Armv9.0-A 特性的实现状态
- Cortex-X925 核心中 Armv9.1-A 特性的实现状态
- Cortex-X925 核心中 Armv9.2-A 特性的实现状态
- 下表显示了 Cortex-X925 核心支持的其他标准和规范。
5 测试特性
Cortex-X925 核心提供测试信号，使得可以使用自动测试模式生成 (ATPG) 和内置自测试 (MBIST) 来测试核心逻辑和内存阵列。
Cortex-X925 核心包括一个 ATPG 测试接口，提供控制核心测试设计 (DFT) 特性的信号。为了避免 DFT 实现问题，必须仔细考虑这些信号的使用方式。
Arm 还提供了 MBIST 接口，使您能够在操作频率下测试 RAM。您可以添加自己的 MBIST 控制器，自动生成测试模式并执行结果比较。或者，您可以选择使用 EDA 工具直接测试物理 RAM，而不是使用提供的 Arm 接口。
有关测试信号列表及其使用信息，请参见 Arm Cortex-X925 核心配置和集成手册中的测试设计集成指南章节。
有关外部扫描控制信号的列表，请参见 Arm DynamIQ™ Shared Unit-120 配置和集成手册中的测试设计集成指南章节。
注意
Arm Cortex-X925 核心配置和集成手册以及 Arm DynamIQ™ Shared Unit-120 配置和集成手册是机密文件，仅在获得相应产品许可证后提供。
6 设计任务
Cortex-X925 核心以 SystemVerilog 的可综合 RTL 描述形式交付。在您使用 Cortex-X925 核心之前，必须对其进行实现、集成和编程。
以下任务可以由不同的团队执行：
实现
实现者配置 RTL，添加供应商单元/内存，并通过综合、布局布线 (P&R) 步骤将设计转化为硬宏单元。
实现者选择影响 RTL 源文件渲染的选项。这些选项可能会影响最终宏单元的面积、最高频率、功耗和特性。
其他组件，例如 DFT 结构，以及必要时的电源开关，也可以添加到实现流程中。
集成
集成人员将宏单元连接到 SoC 中。此任务包括将其连接到内存系统和外围设备。
集成人员通过将输入绑定到特定值来配置核心的一些特性。这些配置设置会影响软件配置之前的启动行为，并且可能限制软件可用的选项。
