Cortex-X925 核是一款高性能且低功耗的产品，实现了 Armv9.2-A 架构。Armv9.2-A 架构扩展了 Armv8-A 架构，完全支持Armv8.7-A 版本。
Cortex-X925 核被实现于 DSU-120 DynamIQ 集群内部。它连接到 DynamIQ DSU120，后者作为完整的互连系统，具有 L3 缓存和嗅探控制功能。在具有不同类型核心的系统中，这种连接配置也会使用，其中 Cortex-X925 核心作为高性能核心。
下图展示了一个在 DynamIQ 集群中包含四个 Cortex-X925 核心的示例配置。
你可以在独立的 DynamIQ 配置中使用 Cortex-X925 核，其中同构的 DSU-120 DynamIQ 集群包括一个或多个 Cortex-X925 核心。你也可以在异构集群中将 Cortex-X925 核心用作高性能核心。
无论集群配置如何，Cortex-X925 核心始终具备以下面相同特性。
core feature
实现了 Armv9.2-A A64 指令集
在所有异常级别（EL0 到 EL3）支持 AArch64 执行状态
内存管理单元（MMU）
40 位物理地址（PA）和 48 位虚拟地址（VA）
通用中断控制器（GIC）CPU 接口，可连接到外部中断分配器
通用定时器接口，支持来自外部系统计数器的 64 位计数输入
实现了可靠性、可用性和可维护性（RAS）扩展
实现了具有 128 位向量长度的可扩展向量扩展（SVE）和可扩展向量扩展2（SVE2）
集成的执行单元，支持高级单指令多数据（SIMD）和浮点运算
活动监控单元（AMU）
支持可选的加密扩展
cache
独立的 L1 数据和指令缓存
私有的、统一的数据和指令 L2 缓存
L1 指令和数据缓存、L2 缓存和 MMU 翻译缓存（MMU TC）上的错误保护，采用奇偶校验或纠错码（ECC），支持单比特错误校正和双比特错误检测（SECDED）
支持内存系统资源分区和监控（MPAM）
Debug
Arm®v9.2-A 调试逻辑
性能监控单元（PMU）
嵌入式跟踪扩展（ETE）
跟踪缓冲区扩展（TRBE）
统计分析扩展（SPE）
可选的嵌入式逻辑分析仪（ELA），ELA-600
注意 Cryptographic Extension 和 ELA-600的license的单独授权的。
下图描述了 Cortex-X925 的高级指令处理流水线。三级流水，23个pipeline.
指令首先被获取，然后解码为内部的宏操作（MOPs）。接着，MOPs 经过寄存器重命名和派发阶段。在解码阶段之后，MOPs 可以进一步被拆分为两个微操作（µOPs）。一旦派发，µOPs 会等待其操作数，并以乱序方式发送到23条发射流水线中的一条。每条发射流水线每个周期可以接受一个 µOP。
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