SerDes 架构是在 Intel 的 PIPE 5.0 规范（5.1 版本已有 Serdes PIPE 描述）中引入的，通过将原来属于 PCS 层的部分逻辑移至 MAC 层，从而达到简化 PHY（包含 PCS 和 PMA）结构的目的。PHY interface 是一套用于 PCIe、SATA、USB、displayPort 协议的接口，简化后的 PHY（Serdes PIPE 架构）更容易适配不同的应用。针对 PCIe，在 Gen5 及其以上速率中推荐使用 SerDes 架构。
从下图可以看到，在 SerDes PIPE 架构中，8b/10b or 128b/130b encode/decode 和 Elastic buffer 在 MAC 层。在 original PIPE 架构中，8b/10b or 128b/130b encode/decode 和 Elastic buffer 在 PCS 层。这是两种架构最明显的差异。
如表 6-5，通过 PHY mode 配置可选择适配的协议。其中 PHY mode 为 0 表示支持 PCIe 协议。
1.接口信号上的差异
original PIPE 架构和 serdes PIPE 架构存在部分相同的信号（此处包含信号名相同但是位宽不同的信号），也存在各自独享的信号。
1.1.相同的信号
如图所示，TxData 信号，在 original PIPE 架构中，其信号位宽是 8bits/16bits/32bits，这是完成 8b/10b or 128b/130b encode 前的数据位宽。而在 serdes PIPE 架构中，其信号位宽是 10bits/20bits/40bits/80bits，这是完成 8b/10b or 128b/130b encode 后的数据位宽。
1.2.Serdes PIPE 架构独享的信号
如下图所示，RxCLK 和 RxCLK2 以及 RxWidth[1:0]为 Serdes PIPE 架构独享的信号。
1.3.original PIPE 架构独享的信号
独享信号可分为数据信号和命令信号两类。
数据信号中 TxDatak 表示 TxData 是控制信号还是数据信号。通过 TxStartBlock 信号，MAC 能告知 PHY，当前 TxData 的 0 Byte 是 128b block 的首个字节。
命令信号包含 TxSyncHeader、RxSyncHeader。TxSyncHeader 是组成 130b 的同步头。
TODO:介绍其他信号
参考文档
PHY Interface for the PCI Express, SATA, USB 3.2, DisplayPort, and USB4 Architectures Revision 6.2.1.pdf
END
作者：IC小鸽
文章来源：IC小鸽
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