SDC 文件解析，芯片设计中的关键约束

SDC 是“Synopsys Design Constraints”的缩写。SDC 是一种通用的设计约束格式，文件的扩展名是.sdc，几乎所有 Synthesis、PnR（Place and Route）和其他工具都支持。通常，设计的时序、功耗和面积约束通过 SDC 文件提供。

SDC 文件的语法基于 TCL 格式，所有 SDC 命令都遵循 TCL 语法。在 SDC 文件中，#用于注释一行，\用于换行。

SDC 文件中的约束

在 SDC 文件中，一些重要的约束如下：

1.SDC Version

这个命令指定 SDC 文件的版本，可能是 2.1、2.0、1.9 或更早的版本。

示例：

set sdc_version 2.1

2.Units

使用 set_units 命令可以指定时间、电阻、电容、电压、电流和功耗等物理量的单位。  一个 set_units 命令可以设置多个单位。  示例：

set_units -time ns -resistance Kohm -capacitance pF -voltage V -current mA

SDC 命令可以进一步分为以下类别。一些重要的命令将在后面讨论：
• A. Operating Conditions
• B. Wire Load Models
• C. System Interface

我们先在这部分讨论一些重要的 System Interface 约束。

3.Set driving cells

这个命令为工艺库中 cell 驱动的输入或双向端口指定驱动特性。它将库引脚与输入端口关联，以便准确计算延迟。

语法：

set_driving_cell [-lib_cell lib_cell_name] [-library lib_name] [-rise] [-fall] [-min] [-max] [-pin pin_name] [-from_pin from_pin_name] [-dont_scale] [-no_design_rule] [-input_transition_rise rtrans] [-input_transition_fall ftrans] [-multiply_by_factor] [-clock clock_name] [-clock_fall] port_list

示例：

set_driving_cell -lib_cell IV {I1}  
set_driving_cell -lib_cell AND2 -pin Z -from_pin B {I2}

4.Set load

这个命令为当前设计中的指定端口和网络设置负载属性。负载值的单位是文件中定义的电容单位。

语法：

set_load value objects [-subtract_pin_load] [-min] [-max] [-pin_load] [-wire_load]

示例：

set_load -pin_load 0.001 [get_ports {port[10]}]

D. Design Rule Constraints
在这一部分，主要设置了 maximum fanout、maximum 和 minimum capacitance 以及 maximum transition time。

5.Set maximum fanout

为特定输入端口或设计设置 maximum fanout load。

语法：

set_max_fanout fanout_value object_list

示例：

set_max_fanout 5 [get_ports {port[10]}]

6.Set maximum transition

这个命令设置 maximum transition time，这是一个设计规则，适用于时钟端口或设计的特定输入端口。

语法：

set_max_transition transition_value [-data_path] [-clock_path] object_list

示例：

set_max_transition 2.5 [get_ports IN]

E. Timing Constraints
在这一部分，主要设置时钟定义、时钟组、时钟延迟、时钟不确定性、时钟转换、输入延迟、输出延迟和时序 derates 等。

7.Create clock

语法：

 create_clock [-name clock_name] [clock_sources] [-period value] [-waveform edge_list] [-add] [-comment]

create_clock 命令在当前设计中创建一个时钟对象。它将指定的 source_objects 定义为时钟源。

示例：

create_clock "u13/z" -name "CLK" -period 30 -waveform {12.0 27.0}  
create_clock -name "PH12" -period 10 -waveform {0.0 5.0}

8.Create generated clock

语法：

 create_generated_clock [-name clock_name] [-add] source_objects -source master_pin [-master_clock clock] [-divide_by divide_factor | -multiply_by multiply_factor] [-duty_cycle percent] [-invert] [-preinvert] [-edges edge_list] [-edge_shift edge_shift_list] [combinational]

create_generated_clock 命令创建一个生成的时钟对象。可以为生成的时钟指定引脚或端口。生成的时钟跟随主时钟，主时钟变化时，生成的时钟也会自动变化。生成的时钟可以是频率除法时钟、频率乘法时钟、边沿除法时钟或反相时钟。

示例：

create_generated_clock -multiply_by 3 -source CLK [get_pins div3/Q]

这个示例生成一个从名为 CLK 的主时钟派生的时钟。生成时钟的频率是主时钟的 3 倍，周期是主时钟的三分之一（15ns -> 5ns）。
9 Group path

语法：

 group_path [-weight weight_value] [-critical_range range_value] -default | -name group_name [-from from_list | -rise_from rise_from_list | -fall_from fall_from_list] [-through through_list | -rise_through rise_through_list -fall_through fall_through_list] [-to to_list | -rise_to rise_to_list | -fall_to fall_to_list] [-comment comment_string] [-priority priority_level]

组是一组路径或端点。组让我们可以指定一组路径进行优化。指定端点时，所有通向这些端点的路径都会被分组。 create_clock 命令会自动为新时钟创建一个权重为 1.0 且名称与时钟相同的组。

示例：

group_path -name "group1" -weight 2.0 -to {CLK1A CLK1B}
group_path -name GROUP1 -from [get_ports ABC/in3] -to [get_ports FF1/D]

10.Clock uncertainty

语法：

set_clock_uncertainty [object_list | -from from_clock | -rise_from rise_from_clock | -fall_from fall_from_clock -to to_clock | -rise_to rise_to_clock | -fall_to fall_to_clock] [-rise] [-fall] [-setup] [-hold] uncertainty

定义时钟后，为了考虑时钟网络的变化，会添加 clock uncertainty。时钟不确定性为系统增加了一些误差裕度，以处理时钟网络和时钟源非理想性引起的时钟变化。这个命令可以指定 inter-clock uncertainty 或 simple uncertainty，设置端点或时钟域之间的最坏 skew。

示例：

set_clock_uncertainty -setup 0.5 [get_clocks clk1]
set_clock_uncertainty -hold 0.2 [get_clocks clk1]

 
也可以为时钟的上升和下降时间添加不确定性，如下：

set_clock_uncertainty -max_rise 0.12 [get_clocks clk1]
set_clock_uncertainty -max_fall 0.12 [get_clocks clk1]
set_clock_uncertainty -min_rise 0.12 [get_clocks clk1]
set_clock_uncertainty -min_fall 0.12 [get_clocks clk1]

11.Clock latency

语法：

 set_clock_latency [-rise] [-fall] [-min] [-max] [-source] [-early] [-late] [-dynamic jitter] [-clock clock_list] delay object_list

时钟延迟指定了时钟信号从时钟源引脚到达时序单元时钟引脚的延迟量。有两种类型：network latency（默认）和 source latency（使用-source 选项）。  时钟网络延迟是从时钟定义点传播到寄存器时钟引脚的时间。Source latency 是从实际-理想波形起点传播到设计中时钟定义点的时间，也称为 insertion delay。

示例：

set_clock_latency 2.35 [get_pins ABC/XYZ/CP]

12 Input delay

语法：

set_input_delay delay_value [-reference_pin pin_port_name] [-clock clock_name] [-level_sensitive] [-network_latency_included] [-source_latency_included] [-rise] [-fall] [-min] [-max] [-add_delay] port_pin_list

Input delay 定义了输入端口相对于时钟边的时序要求。如果没有指定，输入端口的 input delay 默认为零。指定的 delay_value 是相对于时钟边，从起点到设置 set_input_delay 的对象之间的延迟。  示例： set_input_delay -max 1.35 -clock clk1 {ain bin}

13.Output delay

语法：

 set_output_delay delay_value [-reference_pin pin_port_name] [-clock clock_name] [-clock_fall] [-level_sensitive] [-network_latency_included] [-source_latency_included] [-rise] [-fall] [-min] [-max] [-add_delay] [-group_path group_name] port_pin_list

set_output_delay 命令为输出端口设置相对于时钟边的 output delay 要求。如果没有指定，输出端口的 output delay 默认为零。

示例：

set_output_delay 1.7 -clock [get_clocks CLK1] [all_outputs]

这个命令为所有输出端口设置 1.7 单位的 output delay，相对于 CLK1 的正边（默认边）。 

set_output_delay -max 1.4 -clock [get_clocks CLK] [get_ports {Y}]
set_output_delay -min 1.0 -clock [get_clocks CLK] [get_ports {Y}]

在这个命令中，-max 表示最长路径，-min 表示最短路径。如果没有指定-max 或-min，则假设 maximum 和 minimum output delay 相等。

E. Timing Exceptions
在这一部分，定义了一些重要的约束，如 false paths、multicycle paths、maximum delay 和 minimum delay。

14.Multicycle paths

语法：

 set_multicycle_path path_multiplier [-rise | -fall] [-setup | -hold] [-start | -end] [-from from_list | -rise_from rise_from_list | -fall_from fall_from_list] [-through through_list] [-rise_through rise_through_list] [-fall_through fall_through_list] [-to to_list | -rise_to rise_to_list | -fall_to fall_to_list] [-reset_path]

Multicycle path 是默认单周期时序要求的例外。在 multicycle path 中，信号从起点传播到终点需要超过一个时钟周期。这个命令指定了数据路径对于 setup 或 hold 检查所需的周期数。以下命令将路径从起点 A 到终点 B 设置为两个周期。

示例：

set_multicycle_path 2 -from A -to B  
set_multicycle_path 3 -from C

我们可以在起点和终点之间添加-through 点，也可以通过只指定起点或终点来为所有路径设置 multicycle path。

15.False paths

语法：

 set_false_path [-rise] [-fall] [-setup] [-hold] [-from from_list | -rise_from rise_from_list | -fall_from fall_from_list] [-through through_list] [-rise_through rise_through_list] [-fall_through fall_through_list] [-to to_list | -rise_to rise_to_list | -fall_to fall_to_list] [-reset_path]

False path 是不能传播信号的路径。例如，任何输入组合都无法激活的路径是 false path。False paths 应该在时序分析中禁用。SDC 命令 set_false_path 用于定义 false paths，这些路径会被排除在时序分析之外。

示例：

set_false_path -from U1/G -to U1/D  
set_false_path -from {ff12} -to {ff34}

总结

这篇文章描述了 SDC 文件中 15 种最重要的约束。对于复杂的设计，还有更多约束。以下是讨论过的所有约束的总结：
1 SDC Version
2 Units
System Interface
3. Set driving cells
4. Set load
Design Rule Constraints
5. Set maximum fanout
6. Set maximum transition
Timing Constraints
7. Create Clock
8. Create Generated Clock
9. Group Path
10. Clock Uncertainty
11. Clock Latency
12. Input Delay

Output Delay
Timing Exception
Multicycle Path
False Path

END

作者：learn vlsi
来源：数字芯片实验室

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