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    状态机编码风格

    根据状态机输出产生的类型,可以将状态机分成两类。第一个是Moore状态机,输出只是当前状态的函数,第二个是Mealy状态机,其中一个或多个输出是当前状态和一个或多个输入的函数。

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    高扇出网络综合需要考虑的因素

    通常,高扇出网络将被缓冲以减少驱动门上的总负载,和网络的过渡时间。 对于具有相同时序要求的信号,例如时钟网络和复位线,可以使用平衡缓冲树,以减少信号边沿的skew。

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    总结我的验证思路:“开门红” Test Case

    根据规格分解FeatureList,根据FeatureList对应TC,然后再一条一条仿真TC反过来映射FeatureList和规格。没错,这是最通常的做法,可惜我不这样做。

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    总结我的验证思路:只有疯子,才能发现隐藏得最深的金子

    缺陷就在哪里,静静地躺在哪里。没错,一定在,而且马上就能看到!!执念,这是一种执念!!作为验证人员,一定要有这种强烈的,不可动摇的执念或者说饥渴感,而且是和设计人员强烈对抗的执念。

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    总结我的验证思路系列二:心有多大,舞台就有多大

    我比较不喜欢看到的,就是一个验证人员跑来告诉设计人员,说某某TC Fail了,波形在XXX,请分析。我不能认定这位验证人员的工作是否合格,只能表达强烈的情绪,特别是最后发现Fail的原因是验证环境问题的时候。

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    总结我的思路系列一:如何在验证中发现和定位Bug​:验证目的

    发现Bug,发现所有的Bug,或者证明没有Bug,是验证存在的唯一目的。无论任何验证语言、任何验证环境、任何验证方法学、任何FeatureList,都是为了达成这一目的而使用的方法,或者说手段。

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    全志V853开发板--构建编译

    V853 是一颗面向智能视觉领域推出的新一代高性能、低功耗的处理器SOC,可广泛用于智能门锁、智能考勤门禁、网络摄像头、行车记录仪、智能台灯等智能化升级相关行业。V853 集成Arm Cortex-A7和RISC-V E907 双CPU,内置最大 1T 算力 NPU,使用全志自研 Smart 视频引擎,最大支持5M@25fps H.265编码和5M@25fps H.264编解码...

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    等价性比对验证之equivalence(1)

    一般我们将等价定义为一组关键点之间的匹配,也就是说比较两个模型在相同的激励下,这些关键点是否完全具有相同的逻辑。关键点可能包括:

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    多级cache的包含策略(Cache inclusion policy

    设计多级cache可以有很多种方式,可以根据一个cache的内容是否同时存在于其他级cache来分类,即Cache inclusion policy。

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    CPU架构原理科普向:ISA

    公司面试的时候,我遇到过一个比较有趣的问题是:你要设计cpu,你怎么向你奶奶解释你现在的工作。其实,这是一个非常有趣的问题,为什么面试的时候会经常问?因为cpu设计行业里面,很多专业的知识,别说一般市民,即使是公司里面的其他员工,随时是跨领域的对话,所以,必须会用比较简单的例子来解释复杂的问题。我当时...

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    数字人才发展体系:粮仓模型白皮书

    《数字人才发展体系:粮仓模型白皮书》是在工业和信息化部人才交流中心、中国移动通信联合会教育与考试中心两家权威机构的指导下,由极客邦科技双数研究院主笔完成。同时,联合了十多家来自产业、行业、科技、智库等权威机构,以及特邀专家共同发布。

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    什么是TSO内存一致性以及内存一致性之顺序一致性

    内存一致性之顺序一致性(sequential consistency)可以说,最直观的内存一致性模型是sequentially consistent(SC):内存访问执行的顺序与程序指定的顺序相同如果是多核心的程序,那么顺序一致性就是,对于任何一个核心而言所有核心的内存访问实际执行顺序都和程序指定顺序相同上图中左边是核心C1的程序指定顺序,右边...

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    芯片验证、设计模式和UVM

    在软件开发的世界中,有一个非常引争议的话题,那就是要不要造轮子。为什么有这样的争议,归根结底,造轮子有利也有弊。

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    聊聊覆盖率驱动、受约束随机和UVM

    但是,大家有没有想过没有UVM的时候,验证是什么样子的?事实上,就在不久之前并没有UVM方法学之说,UVM的引入是为了提高整个验证活动的效率和质量,即更快更完备地发现bug。

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    使用VIVT、VIPT还是PIPT cache?

    早期的ARM处理器使用虚拟地址(virtual addresses)来提供cache index和cache tag。

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    cache学习系列4:cache的分配、替换和写策略

    在cache的相关操作中,cache控制器需要根据需求做出许多不同的选择。例如:分配策略是否需要将数据从主存中分配到cache中;替换策略组相联cache中,所有的way都已经有填充数据了,miss时决定替换掉哪一个way的cacheline;写策略cache收到处理器内核的写请求时,相应的cache行为,例如是否先写到cache中,等到实在有必要...

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    cache学习系列3:cache的性能及Write和Fetch buffer

    hit rate(命中率)定义为在指定的时间内cache命中数除以总的内存请求数,通常是以百分比的形式表示。

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    cache学习系列2:cathe的缺点,直接映射cache及组相联cache

    因为cache很小并且只保存主存的一个子集,cache会在程序执行时迅速填满。当cache被填满时,必须删除(evict)现有指令或数据以为新的指令或者数据腾出空间。

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    处理器中基本的cache结构概述及一些cache相关的术语

    在ARM架构最开始开发出来的时候,处理器的时钟速度和内存的访问速度差不多。如今处理器内核越来越复杂,时钟频率提高了好几个数量级。然而,处理器内核外部总线和存储器的频率并没有同步得到提升。

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    牛客网 Verilog在线刷题

    牛客网 Verilog在线刷题:[链接]。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。

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2020年02月21日 加入
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