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    海思手撕代码之_RR_arbiter

    背景优先级仲裁器的关键缺点是,在非常繁忙的系统中,对于较低优先级的请求在收到授权之前需要等待的时间没有限制。另一方面,循环仲裁器允许每个请求者按顺序进行一轮。维护一个指针寄存器,它指向下一个请求者。如果该请求程序是活动的,它将获得授权。如果没有,下一个活动请求者将获得授权。然后,该指针被移动到下...

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    ​IC设计中可能会同时发生setup和hold的violation么?

    时序上很难满足的那些时序路径称为时序关键路径(timing critical paths),可以分为建立(setup)和保持(hold)时序关键路径。

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    ASIC工程师面试经验分享

    本人专业电子信息工程,暑期在上海某外企做fpga相关的实习,9月开始投简历,主要找ASIC/FPGA 设计验证相关的岗。投了N家公司,挂了N个笔试,最后拿到某私募、商汤自动驾驶、百度、寒武纪和华为海思的offer。由于距离面试过去也有段时间了,面经就靠回忆+脑补了~

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    仲裁器设计(三)-- Weighted Round Robin

    我们前面一篇仲裁器设计(二)-- Round Robin Arbiter里的Round Robin仲裁算法是一种公平的仲裁算法,每个requestor在得到许可之后优先级自动掉到最后,每个requestor之间都是平等的,大家都request的时候被grant的几率是相等的。公平固然好,但是有的时候我们并不希望绝对的公平,反而希望有侧重。咱们还是以老师点名回...

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    仲裁器设计(二)-- Round Robin Arbiter

    里面提到了,固定优先级仲裁的一个问题就是公平性。以上篇文章里同学举手老师点名的例子来说,如果老师每次都叫学号小的,那学号大的同学会觉得不公平,因为被老师点到的机会小。单纯回答问题的话可能还好,如果我们假设每回答一个问题积一分,最后成绩按照回答问题的个数来计算的话,那么很显然这种方式对学号大的同学...

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    仲裁器设计(一) -- Fixed Priority Arbiter

    仲裁器Arbiter是数字设计中非常常见的模块,应用也非常广泛。定义就是当有两个或两个以上的模块需要占用同一个资源的时候,我们需要由仲裁器arbiter来决定哪一个模块来占有这个资源。类比一下,老师上课问了一个问题,底下同学不止一个人举手了,老师这个时候就要扮演仲裁者的角色,来指定由哪位同学站起来回答问题。一...

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    干货大放送之CDC工程经验总结--CDC的那些事(6)完结篇

    这一篇老李给大家简单介绍一下工业界常用的CDC检查工具Spyglass,然后奉上CDC设计和验证中的工程经验总结。如果你已经熟悉Spyglass CDC,那么你可以跳过第一部分。全篇干货满满,总计三千多字,希望大家一定能够读到最后,欢迎点赞以及分享朋友圈。

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    面试必杀技:异步FIFO -- CDC的那些事(5)

    作者:李虹江原文链接:[链接]面试必杀技:异步FIFO(下)-- CDC的那些事(6)本文结合了以上两篇文章,授权转自IC加油站微信号,未经作者授权,严禁二次转载。

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    多bit信号跨时钟域怎么办? -- CDC的那些事(4)

    相信经过前面三篇CDC的那些事,大家对于单bit信号的跨时钟域有了相应了解(如果你还没有看,就先看看下面的链接)。下面老李带大家破解多bit信号的CDC。

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    常见数电面试题Pulse Synchronizer -- CDC的那些事(3)

    上一期老李挖了个坑,是关于同步一个时钟域的单周期脉冲(pulse)的问题。想当年这个问题老李在面试某几家大厂的时候被问到过不止一次,足以见得这是一个常考的知识点。在这篇里,老李带领大家破解这道常考面试题,让你在面试时能够游刃有余。

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    你真的懂2-flop synchronizer吗-- CDC的那些事(2)

    上一篇中我们回顾了一些基础知识,其中最重要的概念就是亚稳态。我们接下来所要看到的各种CDC的设计方法,本质上都是围绕在如何解决亚稳态带来的问题。 

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    跟老李一起学习芯片设计-- CDC的那些事(1)

    一转眼,老李在数字芯片设计领域又摸爬滚打了四年。上篇推送已经四年前了,久到我差点忘记了还开过这个公众号。前两天偶然想起,便觉得还是要在这个平台输出一些内容。这些年在工作中也算是积累了一些经验,其中有些经验值得记录下来,和大家做一个交流。

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    谈谈UVM中事务级建模(TLM)的Port和Export

    四十多年前,设计师从门级(gate-level)设计转向RTL设计,这种转变主要是由Verilog/VHDL RTL编码标准以及可用的RTL综合和实现工具支持的,其带来的好处是设计人员可以将更多的精力放在周期级(cycle level)行为设计上,不需要考虑太多门级因素。

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    Fusion Compiler介绍 | 业内唯一RTL2GDS工具

    本文章转载自:EDA物理设计技术作者:color is empty未经作者同意,请勿转载!随着摩尔定律持续演进,更高性能、低成本的电子产品利益了全人类。大家都知道手机上可以吃鸡了,AI芯片可以下围棋了……却不知道,芯片物理设计师的头发越来越少,腰也越来越不好……脖子也一样……早在六年前,S就意识到这个挑战,即刻决定投资一...

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    数字IC验证系列之factory &create

    在文章数字IC验证系列之config\_db&virtual interface中我们已经简单地描述过factory设计模式或者说factory机制,在这篇文章中将阐述factory机制在UVM中的具体应用。

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    SystemVerilog和UVM到底是啥关系?

    UVM提供了丰富的基类库和验证方法学,并且被主流的EDA工具、IP供应商和设计公司采用。现在,使用SystemVerilog基本上等同于使用UVM验证。

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    AMBA_APB_SRAM 完整的验证环境

    文章首发于数字芯片实验室:[链接]Questa 仿真:具体代码:[链接]更多AMBA协议相关文章请关注极术专栏Arm AMBA 协议集。

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    万字长文,上交微电子博士亲述打怪升级,从看不到希望到万人计划专家

    这篇文章源自对知乎问题“博士生学历真的很重要吗?这个社会硕士,本科学历不就够用了。怎么还有那么多人想读博士?”的一个回答,看完心情久久不能平复。

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    基于innovus的全加器数字芯片物理实现(step by step)

    环境设置创建一个单独的目录(例如,innovus)。创建子目录synth和lib1、 将full\_adder\_pads\_syn.v移动到synth目录我们可以看出来这是一个综合后gale-level的verilog门级网表。2、将osu05\_stdcells.lef移动到lib目录读入设计1.在Unix提示符后,键入:innovus2.出现innovus工具窗口时,在菜单栏选择File->Import D...

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    SystemVerilog内建two-state 数据类型:高仿真性能,低内存消耗

    SystemVerilog在Verilog的基础上添加了许多新的数据类型,以提高仿真器运行时的内存利用率。

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