为了满足高频率的时序设计，需要剪短timing path 。 实际设计中我们在cache端口加了ahb_to_ahb_sync模块后打断timing path。但发现该模块不同的版本对burst的传输支持都不一样。 有些版本会在burst传输中插入idle 状态。 影响了burst传输性能。
正常设计中，如果要进行高频设计。通常的RTL 架构设计方法主要有哪些，ahb_to_ahb_sync是否可以比较好的支持burst传输，不影响性能。
为了满足高频率的时序设计，需要剪短timing path 。 实际设计中我们在cache端口加了ahb_to_ahb_sync模块后打断timing path。但发现该模块不同的版本对burst的传输支持都不一样。 有些版本会在burst传输中插入idle 状态。 影响了burst传输性能。
正常设计中，如果要进行高频设计。通常的RTL 架构设计方法主要有哪些，ahb_to_ahb_sync是否可以比较好的支持burst传输，不影响性能。
这个主要是分析timing path的具体位置。如果是master到slave的控制信号或写数据信号，那么主要办法就是通过trans信号插入idle状态；如果是slave给master的返回数据或返回状态信号，那么就是控制ready信号，将返回数据或者返回状态信号打拍。
当然有时候，还要看具体的设计场景，比如如果设计要求性能非常高，可以在插入一级FIFO或者Register File等，缓存数据等等。
最后，还可以在综合，布局布线的约束上做一点事情，消除timing violation。
在AHB中，可以将slave送给master的ready信号，rdata信号，以及resp信号打1拍。
AHB总线也是流水线操作的总线，对总线性能没有影响。
