您好，我的Verilog代码估计存在问题导致make vcs_all不通过，一直运行，但是当我试着debug的时候，使用make compile vcs的时候，出现了找不到文件的错误，提示unable to open apb_slave.vc,请问该如何解决，能不能详细的讲一讲关于VCS调试的相关内容，多谢
您好，我的Verilog代码估计存在问题导致make vcs_all不通过，一直运行，但是当我试着debug的时候，使用make compile vcs的时候，出现了找不到文件的错误，提示unable to open apb_slave.vc,请问该如何解决，能不能详细的讲一讲关于VCS调试的相关内容，多谢
