基本上,我想为通过axi4总线进行读写提供15个时钟周期的延迟。可以吗?
我听不懂你的意图。请让我们知道。因为从“读地址有效”到“相应的读数据响应”或从“写地址有效”到“相应的写响应”的延迟是不可预测的,是否有理由增加15个周期延迟?您要至少延迟15个周期吗?您自己设计这样的寄存器片吗?
还是您想通过这样的寄存器片?我认为,如果您想这样做,则只能这样做。您的问题的背景是什么?