给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q(Tco),还有 clock的delay,写出决定最大时钟的因素,同时给出表达式?
"T+Tclkdealy>Tsetup+Tco+Tdelay;Thold>Tclkdelay+Tco+Tdelay; 保持时间与时钟周期无关"