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下冰雹

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    基于FPGA的驾车辅助系统设计

    随着车辆的普及,出行安全已经成为人们热切关注的话题,每年因为不当的驾驶行为而造成的交通事故日益增加,在科学技术迅速发展的大环境下,科学保障人们的生命安全已经成为必不可少的社会要点。据统计,2001年中国交通事故死亡人数为10万人,而同年美国的数字为4万人,日本为1万人。据全球各交通和警察部门的统计,2003...

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    基于FPGA的电子计算器系统设计(附代码)

    大侠好,欢迎来到FPGA技术江湖,江湖偌大,相见即是缘分。大侠可以关注FPGA技术江湖,在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源,或者一起煮酒言欢。

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    基于 FPGA 的任意波形发生器+低通滤波器系统设计

    大侠好,欢迎来到FPGA技术江湖,江湖偌大,相见即是缘分。大侠可以关注FPGA技术江湖,在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源,或者一起煮酒言欢。“煮酒言欢”进入IC技术圈,这里有近50个IC技术公众号。

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    基于FPGA的单目内窥镜定位系统设计(附代码)

    大侠好,欢迎来到FPGA技术江湖,江湖偌大,相见即是缘分。大侠可以关注FPGA技术江湖,在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源,或者一起煮酒言欢。

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    量产维护 | 芯片失效问题解决方案:从根源找到答案

    芯片失效分析是指对电子设备中的故障芯片进行检测、诊断和修复的过程。芯片作为电子设备的核心部件,其性能和可靠性直接影响整个设备的性能和稳定性。

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    Verilog设计遇到了Congestion问题怎么办?

    Congestion意思为拥塞,一般是在后端PR阶段发现布局布线比较拥挤,可能会导致布线布不过去,出问题也无法做ECO。

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    如何做一颗SOC——工具篇

    上篇文章我给大家介绍了SOC设计的连连看技术,里面主要介绍了SOC设计的基础建设,工具给我们的项目带来的效率的极大提高,那么这些工具都是要从头开发吗?据我所知,很多老牌公司都有自己的集成开发Flow,各种工具齐全,工程师只需要Push Botton,芯片就能做出来,那么对于一个初创公司,就只能从0到1重新开发这些工具吗?

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    Half-Buffer与Skid-Buffer介绍及其在流水线中的应用

    在介绍skid buffer之前,我们先来假设这样一种情况,在一个多级流水模型之中,比如最为经典的顺序五级流水的处理器模型中,各级之间通过仅通过valid-ready的握手信号进行数据传递,(需要注意的是,这里的输入侧和输出侧的握手信号是不建议直连的,这样不符合流水设计思想的同时,还会加中时序压力)当其中某级发生阻塞...

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    芯片设计中SDF文件是什么?

    在芯片设计中,SDF(Standard Delay Format)文件是一种关键的技术文件,它对于确保芯片设计的时序准确性和性能优化至关重要。以下是对SDF文件的详细介绍,包括其基本内容、作用以及在芯片设计中的应用举例。

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    基于FPGA的阵列相机的实时监测和大容量存储

    随着人们对于图像质量、视场、视距的要求越来越高,单目相机往往不能满足人们的需求,因此我们设计了阵列相机组,以此来获得更大的视场,视距和多角度的即时显示,同时提供同步存储功能,以便后期的下载和为各类图像处理算法提供完整的数据流。

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    基于FPGA的内存128M flash芯片控制器设计

    FLASH闪存 闪存的英文名称是"Flash Memory",一般简称为"Flash",它属于内存器件的一种,是一种不挥发性( Non-Volatile )内存。

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    FPGA 高级设计:时序分析和收敛

    大侠好,欢迎来到FPGA技术江湖,江湖偌大,相见即是缘分。大侠可以关注FPGA技术江湖,在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源,或者一起煮酒言欢。

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    一沙一世界,刹那成永恒:芯片时钟漫谈(1)

    小肥羊目前在UCLA师从Abidi研究时钟电路设计,在老头子夜以继日智商碾压下,终于对时钟电路有了一些理解,写下一些认识,与广大硅工探讨,此为第一篇。标题取自William Blake的诗作《Auguries of Innocence》,盖因芯片由沙(硅)制成而自成一世界,片上时钟则可高达GHz范围,人间一瞬在芯片中几已成永恒。以下为正文。

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    AI芯片杂谈~~

    这两年,图形处理和AI(人工智能)加速计算需求的不断涌现,国内AI芯片市场已呈现出百花齐放的发展态势,衍生出多种类型的AI加速产品。近期的全国政协会议也谈到了这个---“人工智能已经成为国家间科技竞争的必争之地。要深入挖掘国产AI芯片算力潜力,加速推动国产操作系统发展,夯实人工智能发展算力底座,助推新质生产...

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    ISSCC 2024: 三星利用对称马赛克架构将 DDR5 容量翻倍

    在最近的 IEEE 国际固态电路会议 ( ISSCC ) 上,三星科学家发表了一篇论文,继续推动 DDR5 性能的进步。

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    IC设计:ram的折叠设计

    在IC设计中,我们有时会使用深度很大,位宽很小的ram。例如深度为1024,位宽为4bit的ram。此类的ram有个明显的缺点:形状狭长,不利于布局布线、导致读写接口走线过长,不利于时序收敛。

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    工作6年半,模拟IC心得感悟(网友分享)

    本文是由论坛网友在EETOP博客分享的模拟IC工作心得,感觉非常不错,现通过微信文章分享给大家。 博客地址:[链接]正文:在学校的时候,属于电源团队,自己纯属渣渣水平,就只做了个LDO的项目,所以17年毕业找工作,难免磕磕碰碰。后来,终于有一家做军工的企业愿意收留我,我这才有了安身立命的机会。终于进公司了,领导...

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    2023年,作为IC工程师的你有哪些高光时刻?

    随着春节的脚步越来越近,许多身处四面八方的工程师们开始踏上归家的旅途,心中充满了对家人团聚的期待和对过去一年工作成就的回顾。在这个特别的时刻,当父母问起工作时,你脑海中闪现过哪些高光时刻?

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    Chisel相较于verilog有哪些优势?有哪些开源chisel项目?

    Chisel (Constructing Hardware in a Scala Embedded Language) 是一种用于硬件设计的高级语言,相比于传统的硬件描述语言如Verilog和VHDL,Chisel 有多个显著的优势,主要体现在设计的抽象级别、重用性、测试能力和开发效率上。下面我们通过具体案例来说明这些优势。

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    数字IC设计中的update io clock latency

    本文基于innovus工具讨论。基于block level的设计进行时序分析,如果在SDC和flow脚本中对clock 没有设置source clock latency 和network  clock latency,在ccopt之前clock模式是ideal的,所有的clock latency都是按照0计算。

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2020年03月16日 加入
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