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下冰雹

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    IC设计中的多时钟域处理方法总结

    我们在ASIC或FPGA系统设计中,常常会遇到需要在多个时钟域下交互传输的问题,时序问题也随着系统越复杂而变得更为严重。

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    38%的工程师遇到流片失败,一套科学的signoff checklist有多重要

    在之前的一篇文章里面,我们谈到流片失败的原因,然后末尾我做了一个小调查,结果大出所料,30%+的工程师会遇到过流片失败。如果再加上产能,产品市场等各种原因,做好一家芯片公司实属不易。

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    怎么样才算一个优秀的SOC验证环境(四)-UVM环境复用

    对于小型的芯片用C做仿真还可以,但是对于大型的SOC芯片,用C做仿真效率有点低。基于上面两处不便,我们考虑能否用UVM直接接管CPU,然后通过SV/C直接下激励。

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    对「clash的仿真引擎是?」的回答

    这个问题可以从两方面看:对于clash本身,由于是合法的haskell程序,那么就可以通过运行程序的方式仿真;对于clash转换出来的verilog/vhdl/systemverilog,那么就应该用常规的HDL仿真器进行仿真。

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    对「请问,clash 和 chisel 比较的异同点是什么呢? 老师如何看待这种高层次语言在未来IC领域的发展和应用呢?」的回答

    clash是HDL,对电路描述的层次较低,和verilog一样是RTL级。高级语言综合(HLS)的抽象层次比较高,一般是行为级。因此可以推测clash转换出来的代码,一般是比HLS性能更优的。关于可读性,和抽象层次有一定关系,但更多的是和具体的代码的作者编写风格有关。

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    对「clash转换的效率和可读性跟高级语言综合相比有什么优势么?」的回答

    clash和chisel都是HDL,一般用来描述RTL级的电路,不同在于clash是直接把特定的haskell子集编译成可综合的verilog/vhdl/systemverilog,而chisel是通过scala构建电路,scala的部分和电路的部分有比较明确的界限。未来在IC领域,chisel或clash的使用会越来越广,但是无法完全取代verilog

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    芯片研发会用到大学哪些课程?

    在和我们粉丝沟通的过程中我们发现很多材料,生物专业的学生转行到IC。相较于电子相关专业的学生,转行的学生在平时工作里面还需要学习哪些知识?下面我们就梳理下芯片研发中会用到大学里面的那些课程。

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    怎么样才算一个优秀的SOC验证环境(三)

    上次我们聊到将C code 通过工具链编译成机器码,今天这篇和大家介绍CPU boot的过程。对此我们先看下一个哈弗结构的CPU的框架。

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    怎么样才算一个优秀的SOC验证环境(二)

    上一篇我们介绍了,CPU会读取机器码实现流程的控制和数据的读取。本篇将带大家认识如何将高级语言C编译成机器码。

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    怎么样才算一个优秀的SOC验证环境(一)

    小编前段时间帮客户找到一些人解决了SOC验证环境的问题。在招人的时候我们和不少人进行了沟通交流,从中发现SOC验证环境一千家公司有一千家公司的做法。那么一个优秀的SOC验证环境应该具备哪些功能呢?

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    基于FPGA的多速率信号处理技术

    多速率技术已广泛应用于数字音频处理、语音处理、频谱分析、无线通信、雷达等领域。作为一项常用信号处理技术,FPGA攻城狮有必要了解如何应用该技术,解决实际系统中的多速率信号处理问题。

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    SATA协议简介

    SATA是一种基于行业标准的串行硬件驱动器接口,以连续串行的方式传输数据,支持热插拔,主要用于SATA主机与大容量存储设备之间的数据传输。

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    FPGA工程师如何提升自己的算法能力?

    作为一名FPGA工程师,我们的任务就是把某些特定的逻辑行为雕刻到FPGA芯片上,通过设计逻辑电路达到预期目的。

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    FPGA攻城狮玩5G通信算法的基本套路

    5G通信的风口虽然经过近3年的洗礼,热度稍减,但不可否认的是,全球5G网络的部署正在持续快速推进,而我国更是部署了占据全球70%左右的5G基站。

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    芯片企业成功-芯片流片成功=∞

    2022年以来,在科创板上市的芯片新股频频破发。在上市的17只芯片新股中,11只破发,占比60%。网友也对此总结了三方面原因,一是破发的这些企业存在亏损,盈利水平不佳的问题;二是技术与国外同类公司有比较大的差距;三是企业所在领域市场规模小,后期增长空间有限。二级市场对芯片企业的定价趋于理性也让一级市场对芯片...

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    数字IC设计中的重要考虑因素

    我们都知道,最近关于芯片设计与制造的话题,依然占据着人们的茶前饭后时间,敌人的围追堵截,使我们丢弃幻想,奋起抗争。在我们的工作中或生活中,不论处于半导体行业的上游还是下游,对于芯片都无法避开,缺了它,我们寸步难行。

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    SD-FEC硬核在5G-NR中的使用方法

    本文主要描述如何应用Xilinx的SD-FEC集成块硬核资源,进行5G-NR 通信系统PDSCH和PUSCH信道编解码开发。主要从SD-FEC集成块硬核特性、配置流程和注意事项等进行说明。由于在实际项目开发过程中,涉及大量技术细节,在此文中将不展开详细讨论。

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    LDPC码基本原理与FPGA设计思考

    LDPC码属于前向纠错码的一类,用于在噪声传输信道中发送信息。这些码可以用一个奇偶校验矩阵来描述,该矩阵主要包含0和少量的1。因此,与其他代码结构相比,译码复杂度较小。解码器采用了一种非常高效的迭代译码算法——置信传播算法。LDPC码可分为两组:规则LDPC码,PC矩阵的列重和行重是常量且相等;不规则的LDPC码,所在...

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    他发明了线性运放,彻底改变了模拟芯片设计,被称为模拟单片集成电路之父

    工程名人堂经常记住迈克尔·法拉第、古斯塔夫·基尔霍夫和 詹姆斯·克拉克·麦克斯韦等历史人物。但在这些名字中,很少有人像鲍勃·维德拉(BobWidlar) (1937-1991) 那样提供如此耀眼和实用的创新,他是早期硅谷最多产的电路设计师之一。

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    [PCIe]当我们在谈论TLP时,我们在谈论什么

    前一段时间有好友要我多写一些PCIe相关的,这里试着从PCIe的TLP报文开始。PCIe是我的本行,准确来说应该是PCIe AP RX,主要是如何与系统总线进行配合,接触较多的就是TLP报文,但是对DL/PHY了解很少。我想按照自己的理解,介绍TLP报文的各个域段和相关处理,如何将PCIe报文与系统进行配合,并非协议的直接描述。

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2020年03月16日 加入
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