clash转换的效率和可读性跟高级语言综合相比有什么优势么？

clash和chisel都是HDL，一般用来描述RTL级的电路，不同在于clash是直接把特定的haskell子集编译成可综合的verilog/vhdl/systemverilog，而chisel是通过scala构建电路，scala的部分和电路的部分有比较明确的界限。未来在IC领域，chisel或clash的使用会越来越广，但是无法完全取代verilog