SDC（Synopsys Design Constraints）是一种约束语言，用于在数字集成电路设计中描述设计者对电路性能、面积、功耗等方面的要求。
SDC 是一种行业标准格式，用于指定 ASIC 和 FPGA 设计的时序和操作约束。它对综合、静态时序分析（STA）和 place 和 routing 等各种 EDA...
