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芯片设计后端
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棋子
· 2019年10月24日
ccopt如何把多个时钟放到一个skew group里
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芯片设计后端
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棋子
· 2019年10月24日
取消选中的instance颜色显示
SoC 芯片
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棋子
· 2019年10月24日
ctd_win看不到其他时钟结构
SoC 芯片
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棋子
· 2019年10月24日
signoff阶段发现有些Corner/view下有20多个CTS TREE NET的MAX TRANS违反
SoC 芯片
芯片设计后端
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棋子
· 2019年10月24日
set_ccopt_property 用法
SoC 芯片
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棋子
· 2019年10月24日
invert和buff混用
SoC 芯片
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棋子
· 2019年10月24日
怎么删掉NDR规则？
SoC 芯片
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棋子
· 2019年10月24日
怎么区分哪些buffer/inverter是CTS插入的，哪些是原Verilog网表里的？
SoC 芯片
芯片设计后端
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棋子
· 2019年10月24日
如何查看设置的NDR信息
SoC 芯片
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棋子
· 2019年10月24日
CTS驱动尺寸选择：需要预先屏蔽驱动能力最大和最小的cell吗？然后从检查机制log文件中选择驱动能力最强的cell吗？
SoC 芯片
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棋子
· 2019年10月24日
为什么clock gate的latency会比较短？能画图解释下吗
SoC 芯片
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棋子
· 2019年10月24日
什么做完ccopt_design -cts后插入的都是buffer
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棋子
· 2019年10月24日
buffer unit delay， max driving distance这两个怎么理解？
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棋子
· 2019年10月24日
buffer unit delay 这个是什么，知道了这个信息有什么用？
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棋子
· 2019年10月24日
做完ccopt_design -cts后打开ctd_win图与课件不一样
SoC 芯片
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棋子
· 2019年10月24日
我没有设定skew target，为什么报告里显示explicit？不应该是auto computed吗？ CTS
SoC 芯片
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棋子
· 2019年10月24日
没有找到use_estimated_routes_during_final_implementation 属性，怎么设置 CTS
SoC 芯片
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棋子
· 2019年10月24日
Reducing clock tree power的过程
SoC 芯片
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棋子
· 2019年10月24日
Guided vs Routed 在log中找不到真实布线之前和之后的差别的信息
SoC 芯片
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棋子
· 2019年10月24日
这么多balance cell 是平衡哪组clock tree 导致的？能标注下吗
SoC 芯片
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