芯片设计后端下最新的问题 - 极术社区 - 连接开发者与智能计算生态

标签主页标签问答标签文章

标签问答

最新的 · 高票的 · 未回答的

棋子 · 2019年10月24日

在reort最恶劣的条件下的path delay中的late, 和max和设定OCV的derate的late是一个意思吗？

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

Clock驱动单元的数量位置l代表什么？

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

为什么删除掉驱动单元之前要删掉驱动单元上的fixed/dontTouch属性？

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

问请问在clock tree report 里的overslew , underslew 是指什么？这会影响什么？

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

lock tree summary 和across clock tree summary 这两个summary的内容为何不一致？

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

clock DAG 是什么缩写？

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

问report_ccopt_clock_trees -histograms这条命令显示的柱状图

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

Fixing clock tree slew time and max cap violations和有何不同

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

在哪找到我们需要clone的clock cell？

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

Min、Max ID是负数是什么意思？sink没有落入skew约束中，对做clock tree的质量有没有影响？

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

重置设计能不能先清除INV、buffer和merge CG，然后重置CTS的设定？

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

无法清除clock tree上的单元,无法合并clock gate CTS

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

为什么重置sdc时，只重置clock port呢？

SoC 芯片芯片设计后端

0 1
棋子 · 2019年10月24日

为什么dbSet selected.isDontTouch false后INV和gate还是dontTouch的状态？

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

什么reset_ccopt_config后选不了INV CTS

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

恢复到初始状态的sdc后，我们怎么在当前设计中察看到这些变化？

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

问布局初始化时，site_row、cell_site和track之间距离是在哪里定义的？

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

工具打断timing loop的时候QQ QQ，选择的点需要去检查吗？

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

track距离上下boundary

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

hard macro和keep out margin的选择？

SoC 芯片芯片设计后端

0 1

解决

本月贡献榜

关注极术微信号
实时接收点赞提醒和评论通知

关注安谋科技学堂
实时获取安谋科技及 Arm 教学资源

关注安谋科技招聘
实时获取安谋科技中国职位信息

芯片设计后端

标签问答

在reort最恶劣的条件下的path delay中的late, 和max和设定OCV的derate的late是一个意思吗？

Clock驱动单元的数量位置l代表什么？

为什么删除掉驱动单元之前要删掉驱动单元上的fixed/dontTouch属性？

问请问在clock tree report 里的overslew , underslew 是指什么？这会影响什么？

lock tree summary 和across clock tree summary 这两个summary的内容为何不一致？

clock DAG 是什么缩写？

问report_ccopt_clock_trees -histograms这条命令显示的柱状图

Fixing clock tree slew time and max cap violations和有何不同

在哪找到我们需要clone的clock cell？

Min、Max ID是负数是什么意思？sink没有落入skew约束中，对做clock tree的质量有没有影响？

重置设计能不能先清除INV、buffer和merge CG，然后重置CTS的设定？

无法清除clock tree上的单元,无法合并clock gate CTS

为什么重置sdc时，只重置clock port呢？

为什么dbSet selected.isDontTouch false后INV和gate还是dontTouch的状态？

什么reset_ccopt_config后选不了INV CTS

恢复到初始状态的sdc后，我们怎么在当前设计中察看到这些变化？

问布局初始化时，site_row、cell_site和track之间距离是在哪里定义的？

工具打断timing loop的时候QQ QQ，选择的点需要去检查吗？

track距离上下boundary

hard macro和keep out margin的选择？

本月贡献榜