锁相环（PLL）是通信和时钟系统的核心模块，其设计需在噪声、功耗、面积等多维度权衡。本文基于ISSCC 2021课程内容，系统梳理PLL的设计挑战与解决方案，为工程师提供技术参考。
一、设计核心矛盾：FOM与带宽选择
1.品质因数（FOM）的差异化需求
- 无线系统：频谱纯度为核心。
- 带内噪声：直接影响集成相位误差（如GSM要求相位误差<1° RMS）。
- 带外噪声：决定抗干扰能力（如GSM TX需<-165dBc/Hz@20MHz偏移）。
- 有线系统：抖动性能为核心。
- 随机抖动（RJ）：由环路噪声决定，需通过相位噪声积分计算（RJ<0.3ps RMS）。
- 确定性抖动（DJ）：与杂散相关（DJ<0.01UI需杂散<-36dBc）。
2.带宽选择的权衡
- 宽带宽：抑制VCO噪声，但放大参考时钟和分频器噪声。
- 窄带宽：降低带外噪声，但延长频率切换时间（如5G需<50μs）。
- 典型方案：
- 无线系统采用△Σ调制+高阶滤波（如3阶△Σ + 数字FIR）。
- 有线系统通过双环路（Type-I + Type-II）分离RJ与DJ优化。
二、架构演进：从经典到混合设计
1.经典模拟PLL的挑战
- 电荷泵（CP）噪声：传统整数N分频PLL中，CP噪声被N²放大（N为分频比）。
- 解决方案：子采样PLL（SSPLL）直接采样VCO波形，消除分频噪声（JSSC 2016案例）。
- 代价：SSPLL非线性问题需DTC补偿，增加设计复杂度。
2.数字PLL的优势与瓶颈
- 优势：工艺兼容性好，支持动态校准（如TDC非线性后台校准）。
- 瓶颈：
- TDC分辨率限制（需<5ps），PVT波动导致性能漂移。
- 创新方案：
- 二维游标TDC自校准（JSSC 2017，0.5ps分辨率）；
- DTC辅助快照TDC（JSSC 2017，降低动态范围需求）。
3. 混合架构的折中方案
- HPLL（Hybrid PLL）：
- 模拟相位检测（高线性度CP） + 数字频率捕获（无泄漏电流问题）。
- 案例：CICC 2008的HPLL集成混合FIR滤波，带内噪声降低15dB。
- 应用场景：低功耗IoT（0.5V供电）与高精度时钟生成。
三、关键应用场景设计要点
1.无线通信：频率合成器
相位噪声指标：
- 5G基站：<-110dBc/Hz@100kHz偏移（LC VCO + 高阶环路滤波）。
- Wi-Fi 6E：需支持160MHz信道带宽，环路带宽约500kHz。
- 杂散抑制：△Σ调制器阶数与量化步长协同设计（如4阶MASH-1-1-1）。
2.有线系统：时钟生成与CDR
- 时钟生成：
- 抖动传递函数（Jitter Transfer）需抑制高频噪声（如PCIe 5.0带宽<4MHz）。
- 案例：嵌套PLL结构（主PLL抑制带内噪声，从PLL优化抖动跟踪）。
- CDR（时钟数据恢复）：
- 抖动容忍（Jitter Tolerance）需>0.5UI（10Gbps系统）。
- 架构创新：DLL+PLL组合（JSSC 2005），独立优化抖动生成与跟踪。
四、未来方向：课程中的技术趋势
1. 数字增强型PLL
- 两阶段噪声整形：整数N分频粗调 + △Σ分数分频精调（CICC 2019）。
- 非线性校准：基于查找表的DTC误差补偿（ISSCC 2021案例）。
2. 低电压设计
- 0.5V供电的BBPLL（Bang-Bang PLL）：通过1-bit量化简化架构，功耗<1mW（RFIC 2020）。
3. 抗干扰技术
- 电源噪声抑制：全差分CP设计 + 片上LDO（如ISSCC 2019方案，PSRR>40dB）。
五、工程师实践建议
1.噪声预算前置：
- 早期规划相位噪声、抖动与杂散指标，避免后期迭代。
2.架构选型原则：
- 高频/低噪声场景：优选LC VCO + 模拟PLL；
- 多频点/可编程场景：数字PLL或混合架构。
3.验证重点：
- PVT角下的环路稳定性；
- 快速频率切换与调制线性度（如5G两步调频）。
结语
PLL设计需在架构创新与工程实践中寻找平衡。从无线通信到高速接口，深入理解应用场景的核心需求，才能实现性能最优解。
参考资料
- ISSCC 2021 Short Course: PLL Architectures, Tradeoffs, and Key Application Considerations
- JSSC 2016: Fractional-N SSPLL with DTC Compensation
- CICC 2008: Hybrid PLL with FIR Filtering
END
作者：移知
文章来源：IC芯博士
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