职场上常说金三银四，这意味着又是一年跳槽季。因此我临时决定写一篇文章给那些想要找工作或者换工作的童鞋以作参考。
最近身边的不少同事成功跳槽，还有不少蠢蠢欲动。对于找工作而言，面试成功是最重要的一步，但是很多人却偏偏跪在这一步上。尽管原因多种多样，但是归根结底只有一个：你在面试中的表现与面试官对你的期望不符。
找工作最常用的渠道无非三种：网投简历、猎头推荐、内推。不管是什么途径，对于面试官来说，对候选人建立初步期望的途径一定是简历。
面试中的问题主要会分成两个部分：基础概念问题和项目相关问题。
首先，如果对基础概念尤其是自己简历中项目所涉及的基础概念不清，将是一个巨大的减分项！那么哪些问题的提问概率比较高呢？
- Timing
- Setup, Hold, Noise(Crosstalk)基本概念
- OCV(AOCV), derate, uncertainty(jitter, margin), CPPR, useful skew
- signoff corner, 各阶段优化corner
- false path, multi-cycle path
- timing ECO常用方法，自动化手法
- Physical
- Congestion解决方法
- Latch-up, Antenna effect
- Lower Power
- leakge power, internal power, dynamic power
- clock gating, power gating
- level shifter, isolation cell, always on cells, body bias
其次，对于项目相关的问题，如果很多基础的东西回答不上来，那么面试官很容易认为你只是跑跑flow，并没有在项目中学到什么东西。常问到的问题可能会有这些：
- 芯片类型是什么？规模/size有多大？功耗大概有多少？采用何种工艺？
- 你负责的模块又多少instance和hard macro？clock的数量以及时钟频率是多少？
- TOP的IO摆放要考虑哪些因素？电源网络是怎样设计的？
- Timing signoff corner有哪些？
- 是否有特殊IP，需要何种特殊处理？遇到过哪些问题？
- clock tree 的结构是怎样的？CTS是采用何种策略？func与test clock如何处理？
- CTS有哪些约束？比如CTS使用的cell、max skew设置、CTS的corner、max\_transition设置、routing layer设置、是否做了preplace等
- 遇到了哪些congestion以及其解决方法
- setup、hold fix的脚本实现方法；timing ECO工具用过哪些？主要命令以及其option
- setup hold互卡现象的原因以及如何解决？
- noise violation怎么修？Antenna violation怎么修？
- IR-Drop怎么修？Signal EM violation怎么修？
- high density区域的hold如何解决？
以上包含了PR面试中出现频率较高的一些问题。当然根据每个人的简历可能会有一些侧重。比如主攻power analysis或者physical verification的人会侧重与这两方面的深入了解，比如power analysis的具体流程，LVS的debug经验，新工艺中的drc如何尽量在PR工具中解决等。
如果大家对以上很多基础概念比较模糊，请关注本专栏【数字IC后端设计工程师修炼之路】。陆续会有一系列文章讲解这些基本概念。
最后，希望大家马到成功！
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