Spyglass：你一定要懂的CDC错误

本文基于VC_SpyGlass_CDC_UserGuide整理了3种常见的cdc（Clock Domain Crossing）错误。需要注意的是：

• 本文描述的跨时钟错误在特定场景下，有些是允许的，甚至有些是正常设计。因此IC设计者想要确认跨时钟错误需要分析应用场景。

• 还有一些CDC错误是spyglass 工具无法发现的，因此不能全部依赖工具检查。

• 有些项目组为了避免新手对cdc理解不深刻造成bug，对跨时钟设计做了更加严格的规范。例如，下文中的裸跨是不允许存在的。

1、CDC Unsynchronized（没有跨时钟）

没有采用跨时钟模块，即咱们通常说的裸跨，不同时钟域的数据直接互连，会存在亚稳态问题。同步电路会进行STA（静态时序分析）保证setup-hold time满足要求，因此寄存器能够保证正确采样。而不同时钟域的信号之间没有setup-hold time要求，无法保证正确采样。

图5-1 所示为亚稳态的案例，F1是clk_A时钟域的寄存器，F2是clk_B时钟域的寄存器，clk_A和clk_B是异步时钟，寄存器F1的输出信号A发生跳变的时刻有可能与clk_B的上升沿发生重叠，此时对寄存器F2来说，在setup-hold time时间区间内，输入A没有保持稳定，因此寄存器F2输出的B是不确定状态，这就是亚稳态。

解决方案：根据实际场景添加对应的跨时钟模块，例如bit同步器，脉冲跨时钟模块，异步fifo，多比特跨时钟等等。

鸽子解读1

没有跨时钟，不一定就是错误；在一些场景中，为了节约资源不跨时钟是允许的。

下图所示案例：配置模块csr模块产生的配置信号cfg * mode是clk1时钟域，直接用于clk2时钟域的逻辑模块。

在芯片使用过程中，复位和配置顺序如下：hrst_n先释放--->完成csr模块寄存器配置--->释放srst_n。

在srst_n复位释放后，静态配置cfg mode不再发生改变。这种情况中，功能逻辑模块处于复位状态时，cfg mode发生跳变，这种情况下即使发生了亚稳态也没有影响，因为功能逻辑模块还没允许。

鸽子解读2：

在部分握手机制的模块中，没有跨时钟，也能保证不会出现亚稳态。

CDC无法识别是否实现握手机制，如果跨时钟模块实现握手机制，即能够保证图5-1中的F2准备采样时信号A已保持稳定，虽然会报错，但是不会出现亚稳态。在多bit的配置信号跨时钟模块中就存在这样的情况。

2、CDC Glitch （毛刺）

简单来说，就是组合逻辑直接跨时钟，组合逻辑会存在glitch，导致glitch被目的时钟采样到，导致出现不期望的信号

解决方案：增加源时钟域寄存器打拍，寄存器输出的信号才跨时钟。

特殊场景：如果图10中的D0或者I1是一个准静态信号（几乎不会跳变的），那么不会产生glitch，也是可以接受的。

Glitches的产生有如下三种场景:

1）同一个bit信号的组合逻辑跨时钟

2）多个源时钟域的信号的组合逻辑跨时钟

3）同一个时钟域的多个源信号的组合逻辑跨时钟

3、CDC-Convergence（跨时钟重新汇聚）

CDC-Convergence会产生不期望的信号组合，从而导致功能异常。

如果多个信号从源时钟域通过不同的跨时钟路径进入目的时钟域，然后这些信号在目的时钟域中又聚合到一起，那么就有可能因为信号的重新聚合导致电路功能上的异常。例如下图7-29和7-28中，x和y的组合（x，y）在同步前只有（1,1）和（0,0）的组合，在同步后出现了（1,0）的组合，还有可能出现（0，1）组合。

如下图7-29和7-28所示，X、X1、Y和Y1 属于clk_a时钟域，delay A和delay B表示不同的延时（走线延时），X3，X4，Y3，Y4属于clk_b时钟域。clk_a和clk_b属于异步时钟。X4和Y4作为输入进行组合逻辑获得O。

假设因为某些原因，x和y的组合（x，y）只会出现2'b00 或者2‘b11的情况。在正确设计过程中，我们期望x4和y4的组合（x4，y4）也只会出现2'b00 或者2‘b11的情况。但是由于不同的跨时钟路径会导致（x4，y4）出现错误组合。见图7-28，由于delay A和delay B的延时不同，导致X2和Y2到达同步器D端口的时间有差异，因此采样后的值X3和Y3可能会出现一个clk_b周期的差异，此时（x3，y3）出现了2‘b10的组合，此组合会传递到（x4，y4）。因此输出的Q可能是不符合预取的值。此为Convergence导致的错误