0-低功率芯片技术或影响整个芯片设计流程

当恩智浦半导体开始使用先进的低功率芯片设计技术时，有一件事令其大吃一惊。“某些情况下，在实现阶段出现了两倍的产能下降。”NXP公司设计与技术负责人Herve Menager表示。

从整个行业来看，这并不是一个特例。虽然EDA供应商们一直在为两种竞争性的低功率规范争斗不休，但它们似乎忽略了一个更大的问题：类似多电压设计等低功率技术如此困难，以至于设计人员需要重新考虑整个芯片的设计流程。在最近于加州Monterey举行的电子设计过程（EDP）大会上，Menager和其它芯片设计师详细探讨了这方面的挑战。

EDA供应商们理解设计师所处的两难境地。“产能带来的影响是巨大的。”Cadence设计系统公司Encounter营销副总裁Eric Filseth说，“低功率技术不能单靠版图，这是架构方面的事，涉及验证、实现、测试等整个设计阶段。”

大多数观察人士认为，业界已经确立了诸如门控时钟和多电压阀值（multi-Vt）等一些基本的低功率设计技术，而且它们也得到了现有工具的支持。门控时钟通过限制时钟分配来减少动态功率，多电压阀值设计在非关键性能处使用高电压阀值单元来降低漏电流。

设计师遇到的难题在于怎样利用更先进的多电压技术。在采用多电压供电（multi-Vdd）方法时，一些模块的供电电压要低于其它模块，从而形成电压“孤岛”。这种情况在静态电压时已经非常复杂，而当采用动态电压调整方法在工作期间改变电压值时，会变的更加复杂。

为了降低漏电流，一些设计采用功率选通法并通过多阀值CMOS（MTCMOS）开关关闭不在使用状态的模块。在这里，上电和断电顺序的设计和验证可能会特别复杂。

先进的技术也在不断迎头赶上。在2006年设计自动化会议上，由Sequence Design公司撰写的调查报告指出，有26%的受访者表示正在使用门控时钟，另有24%使用的是multi-Vt库（参见图1）。

图1、设计人员正在使用电压岛、电源门控和其他功率控制技巧

“多电压和电源关断等先进技术会影响到整个设计流程。”新思公司RTL综合和低功率产品部营销总监Gal Hasson表示。

设计挑战

Menager在EDP会议上指出，截至目前，NXP已经尝试借助两种方法来解决动态功率问题，分别是通过门控时钟降低功耗，以及减小开关电容。最近，该公司开始使用电压岛和频率调整方法来满足性能和功率要求。

多电压设计通常需要：电平转换器，让信号跨越电源域边界；保持寄存器，在断电时保持状态信息；片上开关，实现加电和断电；隔离单元，在断电时控制输出。这些技术NXP都在使用，但针对电路单元的自动实现和验证的详细意图却非常复杂，Menager表示。

例如，电平转换器引入的版图约束会极大提高CAD工具的复杂性，Menager表示。虽然版图在逻辑上是正确的，但在物理方面却可能出错，他指出。

Menager表示，当隔离钳位二极管用于电源开关时，可能传输不必要的数据，而浮置输入端也可能发生短路。保持寄存器可能需要缓存树对控制信号“常开”，而电源连接不仅容易出错，而且非常耗时，他说。

Menager认为，电压岛可以利用片上开关打开或关闭，但这样做会使电源分配和底层规划变得更为复杂。开关需要合适的尺寸来平衡电流承载能力与面积和漏电流二者之间的关系，有必要使用静态IR压降分析来验证这个尺寸。

在SoC级，全局缓冲策略和电源分布是很复杂的，Menager指出。

低功率设计对可测试设计（DFT）影响很大，Menager指出。在电压岛间插入扫描链会大量增加复杂性。

“我们需要对后端实现具有更少破坏性的灵活解决方案。”Menager说，“重要之处在于捕获，且在早期正确捕获电源网络的意图。”

通用功率格式（CPF）对捕获电源意图至关紧要。据Menager透露，NXP已经使用了Si2的CPF，并发现其极具价值。但在CPF和Accellera的统一功率格式（UPF）之间的标准之争却是个令人头疼的问题。

“好消息是我们终于从无格式发展到有格式，”Menager说，“坏消息却是，我们一下子从一无所有跳跃到有太多选择。”

当时钟变得复杂

飞思卡尔半导体公司也使用多电压技术，其GSM手机的待机电流和工作电流正在以每年大约15%的速度下降，设计经理Milind Padhye表示。Padhye指出，采用多电压设计法后，设计中的未用部分其电源可以被切断；低性能部分可以工作在较低电压下。不过，这样做也存在着成本问题。

“对多电压设计而言时钟是一个最大的挑战。”Padhye表示，“电压促使时钟移位。当时钟开始移位时，时序就会出现混乱。最终可能需要上百个边界条件来优化时序。”

Padhye 认为，为了达到高效的电压分割，需要采用架构分析方法，并且系统必须经过多次验证，包括断电过程中、断电完成后以及上电期间。“假设你创建的某个事务在断电状态下终止，而且现在芯片也不工作了，”Padhye说，“你如何进行调试？这就好似对一个死者询问‘你能告诉我你是如何死亡的吗’一样。”Padhye宣称，避免1个电源缺陷相当于避免10个功能性缺陷。

针对保持验证，设计人员必须确认状态被正确保存和被正确恢复，而且系统能在上电后正常工作。针对电压和频率变化，设计人员必须验证系统性能状态、电压变化，以及变化期间和变化后的系统操作。

Padhye指出，整个流程能始终支持低功率技术是很重要的。虽然飞思卡尔公司正在使用CPF，但最终还是希望业界能够采用统一的功率格式，Padhye表示。

2-更高抽象层

TI公司科学家Mahesh Mehendale也赞成在低功率设计中采用系统级方法。他的EDP演讲综述了多标准、多格式视频处理器SoC面临的低功率设计挑战。

据Mehendale透露，TI公司在SoC级的电源管理策略包括：自适应电压调整，可根据工艺和温度最小化电压；动态电源切换，可在不同电源模式间切换以减少漏电流；动态电压和频率缩放，可调整电压和频率来适应性能要求；多电压域；以及静态漏电管理。

Mehendale 指出，技巧在于找到频率与公共集电极电压间的“功率最优化”工作点。较低的Vcc有助于动态和泄漏功率，但如果Vcc下降但是频率保持不变，那么门数量将会上升，从而有悖于任何功率节省方案。如果在架构级进行选择，优化的MHz/Vcc折衷可驱动对并行和管线机制的需求。

“功耗问题需要在所有抽象级加以解决。”Mehendale说，“其在系统和架构层的影响尤其显著。”

包括Cadence、新思和Magma在内主要的IC实现工具供应商都表示，他们正在改善对先进的低功率设计技术的支持。今年早些时候，Cadence在 CPF基础上推出了一款低功率设计流程。由Cadence公司开发的这一流程正在推进标准化，它在综合、验证、形式等效性检查、DFT和物理版图方面都有效融合了功耗意识。

目前Cadence尚未提供的功能是系统级低功率设计。“这是一定要做的事，”Filseth说，“架构和系统级是获得功率节省的主要场合。”

新思公司的所有综合优化功能（包括DFT）都具有“功率意识”，Hasson表示。为了支持多电压设计，新思的综合工具可以确定保持、隔离和电平转换单元。在物理实现方面，新思的电源网络规划工具可以执行电压下降分析，它的版图工具可以正确放置电源开关。

Magma设计自动化公司两年前就提供了一体化的低功率设计流程，Magma公司低功率产品部产品经理Arvind Narayanan表示：“Herve Menager谈到的multi-Vdd流程在系统中是自动实现的。”

供应商们表示，多年来对低功率设计的支持一直是EDA产业的优先考虑对象。“这并不是对现有工具的功能追加，” Filseth认为，“而是对设计流程该如何工作的重新通盘考虑。”

1. 数字IC设计中的低功耗处理方式概述

低功耗处理方式在数字IC设计中至关重要，在芯片设计中可以从系统层面、处理器层面、模块单元层面、寄存器层面、锁存器层面、SRAM层面和组合逻辑层面来考虑。

1.1 系统层面低功耗

系统层面的低功耗技术可以涉及板级硬件系统和芯片内的SoC系统，其原理基本一直。以SoC系统为例，常见的低功耗技术如下：

• （1）SoC系统中划分不同的电源域，能够支持将SoC中的大部分硬件关闭电源；
• （2）SoC系统中划分不同的时钟域，能够支持小部分电路以低速低功耗的方式运行；
• （3）通过不同的电源域与时钟域的组合，划分不同的低功耗模式。SoC配备PMU控制进入或退出不同的低功耗模式；
• （4）软件可以通过使用PMU的功能，在不同的场景下进入和退出不同的低功耗模式。

1.2 处理器层面低功耗

处理器层面的常见低功耗技术如下：

• （1）处理器指令集中定义一种休眠指令，运行该指令后处理器便进入休眠状态；
• （2）休眠状态可分为浅度休眠和深度休眠：浅度休眠状态往往将处理器核的整个时钟关闭，但仍然保持电源供电，因此可以节省动态功耗，但是静态漏电功耗仍然有消耗；深度休眠状态不仅关闭处理器核的时钟，甚至将电源也关闭，因此可以同时节省掉动态和静态功耗；
• （3）处理器核深度休眠断电后，需要考虑内部上下文状态的保存和恢复问题；
• （4）在处理器结构上可以采用异构的方式节省功耗；

1.3 单元层面低功耗

模块和单元层面的低功耗技术已经进入了IC设计微架构的范畴，其常见的技术与SoC系统层面基本一致，常见如下：

• （1）一个功能完整的单元往往需要单独配备独立的时钟门控（Clock Gate），当该模块后者单元空闲时，可以使用时钟门控将其时钟关闭，节省动态功耗；
• （2）某些比较独立和规模较大的模块甚至可以划分独立的电源域来支持关闭电源，以进一步节省静态功耗。

1.4 寄存器层面低功耗

寄存器层面的低功耗技术已经进入了IC设计编码风格的范畴，主要从3个方面减少寄存器层面的功耗：

• （1）时钟门控主流逻辑综合工具已经可以从代码风格中直接推断出Integrated Clock Gating的能力，因此只要遵循一定的编码风格，便能够将一组寄存器的时钟自动推断出ICG，以节省动态功耗。在逻辑综合完成后，工具可以生成整个电路的时钟门控率，开发者可以通过此时钟门控率数据的高低来判断设计电路是否自动推断出了足够的ICG。好的电路一般有超过90%的时钟门控率，否则可能是电路中数据通路较少或者编码风格有问题。
• （2）减少数据通路翻转为了见识不必要的动态功耗，应该尽量减少寄存器的翻转，比如FIFO设计中采用读写指针的方式，可以保持表项寄存器中的值静止不动，从而大幅度减少动态功耗。
• （3）数据通路不复位对于数据通路部分的寄存器，甚至可以使用不带复位信号的寄存器，不带复位信号的寄存器面积更小，时序更优，功耗更低。比如对于某些缓存器（buffer）、FIFO和Regfile的寄存器部分，经常使用不带复位的寄存器，但是在使用不带复位的寄存器时必须小心谨慎，保证其没有作为任何其他控制信号，以免造成不定态的传播。在前仿真阶段，必须有完善的不定态捕捉机制来发现这些问题，否则可能造成芯片出现严重bug。

1.5 锁存器层面低功耗

锁存器相比于寄存器面积更小，功耗更低。在某些特定的场合使用可以降低芯片功耗，但是锁存器会给数字ASIC流程带来极大困扰，因此应该谨慎使用。

1.6 SRAM层面低功耗

SRAM在芯片设计中经常使用到，可以从3个方面减少SRAM的功耗。

• （1）选择合适的SRAM 从功耗与面积角度考虑，单口SRAM最小，一读一写Regfile其次，双口SRAM最大，应该优先选择功耗与面积小者，尽量避免使用高功耗的SRAM类型。SRAM的数据宽度也会影响面积，以同等大小的SRAM为例，假设总容量为16KB，如果SRAM的数据宽度为32位，则深度为4096，如果SRAM的数据宽度为64位，则深度为2048.不同的宽度深度比可能会产生面积迥异的SRAM，因此也需要综合权衡。
• （2）尽量减少SRAM读写 SRAM的读写动态功耗相当可观，因此应该尽量减少读写SRAM，比如处理器取指，由于处理器多数按照顺序取指，因此应该尽量一次从SRAM中多读回一些指令，而不是反复多次读取SRAM，从而节省SRAM的动态功耗。
• （3）空闲时关闭SRAM 与单元门控时钟相同原理，在空闲时应关闭SRAM的时钟，以节省动态功耗，SRAM的漏电功耗相当可观，因此在省电模式下，可以将SRAM的电源关闭，以防止漏电。

1.7 组合逻辑层面低功耗

组合逻辑是芯片中的基本逻辑，可以从两个方面减少组合逻辑的功耗。

• （1）减少面积通过使用尽量少的组合逻辑面积减少静态功耗，此为数字逻辑设计的基本认知，因此从设计思路和代码风格上，应该尽量将大的数据通路或运算单元进行复用，从而减少面积，另外应该避免使用除法、乘法等大面积的运算单元，尽量将其转化为加减法运算。
• （2）减少翻转率可以通过逻辑门控的方式，在数据通路上加入一级与门，使没有用到的组合逻辑在空闲时不翻转，从而达到减少动态功耗的效果。额外加入一级与门，在时序非常紧张的场合也许无法接受，需要谨慎使用。

3-《Low Power Methodology Manual For System-on-Chip Design》读书笔记

1 引言

1.1 功耗带来的问题

随着芯片的工艺技术缩小到90nm及以下，我们可以在一个相当小的芯片上实现数千万门，但是这也导致芯片的功耗密度和总功耗急剧增大，对芯片后续的设计级应用中的封装和散热都提出了更高的挑战，在一些65nm设计中，漏电流几乎与动态电流一样大；这使得芯片的功耗问题在最近几年越来越被人们所重视。

书中举例提到：

1、一些最强大的微处理器芯片的功耗可达100-150W，平均功耗密度为50-75，芯片上的局部热点可能比这个数字高几倍，总功率密度不仅带来封装和散热难题，它也可能造成可靠性问题。

2、对于电池供电的手持设备而言，芯片的功耗高低则意味着设备的续航时间和电池的寿命长短。

1.2 功耗Vs能量

这一节主要讲的时功耗与能量的区别：如图 1所示：

功耗是指设备中的瞬时功率；能量则是功耗曲线下的面积——功耗随着时间变化的积分。

图 1功耗Vs 能量

芯片的功耗分为静态功耗和动态功耗两部分，下面进行分别说明；

1.3 动态功耗

动态功耗是电路在工作时（信号的值有变化）的功耗，包含开关功耗和短路功耗；

1.3.1 开关功耗

如图 2所示，当IN = 0时，上面的PMOS导通，下面的NMOS截止；Power对负载电容进行充电，充电完成后，Vout的电平为高。

当IN= 1时，上面的PMOS截止，下面的NMOS导通，负载电容通过NMOS进行放电，放电完成后，Vout的电平为低。

系统工作时，会不停的重复上述开关过程，电源对负载电容进行充电，负载电容进行放电就产生了开关功耗；

图 2开关损耗

书上给出了开关功耗Pswitch（书上用Pdyn表示，我在这里改用Pswitch表表示）的计算公式如下所示：

Pswitch = Energy transition • f = CL •Vdd • Ptrans • fclock

在上式中，CL为后级等效电路的负载电容大小，Vdd为电源电压，Ptrans 占空比，fclock为输入信号的翻转频率；

1.3.2 短路功耗

我们在对电路进行分析时，通常会认为信号的翻转是瞬时完成的，但在物理电路上信号的翻转不可能瞬时完成，所以在CMOS电路中就不可能总是一个截止另外一个导通，在控制信号变化期间会出现PMOS和NMOS同时导通的情况，此时电源VDD到地VSS之间相当于短路，便会出现短路电流，如图 3所示：

图 3短路功耗

书上给出了短路功耗（我用Pshort表示）的等效计算公式：

Pshort = tsc •Vdd • I peak • fclock

在上式中，tsc是短路电流的持续时间，I peak是MOS管内部总电流（短路电流加上充电内部电容所需的电流）。

则总的动态功耗Pdyn为:

Pdyn = (CL •Vdd • Ptrans • fclock)+ (tsc •Vdd • I peak • fclock )

从上面的公式中可以看出降低动态功耗的思路，可以从Vdd、fclock和CL这几个变量上出发。基于此会带来一系列设计架构、设计流程、时序分析、电路设计、后端布局方面的考虑，以及由于工艺的发展带来的一系列问题，在后续章节中会详细讲解这些内容。

1.4 静态功耗

静态功耗是在电路上电但没有信号翻转时的功耗，对CMOS电路而言，静态功耗主要是由漏电流导致，漏电流有下面几个部分组成：

亚阈值漏电流

栅极漏电流

栅极和衬底之间的隧道漏电流

PN结反向电流

图 4漏电流

上述几个电流在电路中的流向如图 4所示，在图4中标注出来的都很好理解，对于Isub我没太看懂，我的理解是当我们在栅极上加电压信号后，栅极与衬底之间会存在电容，因此在栅级与衬底之间就会有电流存在，由此产生功耗，且随着我们的工艺变小，栅极与衬底间的绝缘层会变得越来越薄，栅极和衬底之间的隧道漏电流会变得越来越大；为了加深理解我将上述几个电流对应到NMOS管的结构图上，得到的结果如图 5所示；

在这里插入图片描述

图 5漏电流在NMOS中的流向

由于亚阈值漏电流对静态功耗的影响较大，仅对亚阈值漏电流进行简单介绍，其余的在此不做介绍；当Vg<Vth时，虽然MOS管没有导通，但是仍会产生从漏极道源极的电流，称该电流为亚阈值漏电流；晶体管的越窄，亚阈值漏电流越大，亚阈值漏电流还与温度增加呈指数增长，亚阈值漏电流可用下面的表达式来表示：

其中，W和L表示晶体管的尺寸，Cox为栅极氧化层的电容值，Vth为晶体管的阈值电压。

书中提到了有下面几种方法可以降低静态功耗：

Multi-Vt和power gating，这两种方法后面会详细介绍。

VTCMOS（可变阈值CMOS）：该方法是在衬底上加上一个反向偏置电压，以增加VT，来减小Isub，但是这样会额外多两个电源网络，增加库的复杂度。

Stack Effect：这种方法是采用叠加的gate，加入叠加的gate中有两个输入都是关闭状态，那么流过两个gate的静态电流会很小。在理论上，应该在关闭时钟前将所有gate输入置为关闭状态，但在现实中，这是不可实现的。

长沟道器件（Long ChannelDevices）：从的表达式可以看出，增大L，可以减小Isub，但是长沟道器件的动态性差，会降低系统的性能，因此，仅在信号翻转率较低的情况下考虑使用。

参考资料

参考前辈的文章链接：（与目录顺序一致）

作者：Hcoco
文章来源：TrustZone

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