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芝能智芯出品
EUV光相互作用的EUVL扫描仪组件的两个部分：
1）光刻胶
2）反射镜（收集镜）
高产量制造（HVM）需求的总体主题，集中在增加使用EUVL制造芯片的产量和良率上。
FET，需要缩小单元宽度和单元高度
●光刻胶：聚合物特性
光刻胶处理对半导体工业至关重要，所有器件元素和相关结构，从场效应晶体管（FET）中的通道到器件之间的电连接，都需要通过光刻制造出纳米级图案。Rent的法则指出，终端或连接数随逻辑块或门的数量增加而增加。这与标准单元缩小时，与单元的连接需要缩小的单元级别相关。
芯片制造环节一直围绕积极的节距缩小来利用新的单元架构和新颖的器件材料。实现新型单元架构和材料的HVM非常困难，良率是一个主要关注点。例如，考虑到每块芯片有1010个接点和至少99％的芯片良率
𝑌𝑑 =𝑔𝑜𝑜𝑑 𝑑𝑖𝑒/𝑡𝑜𝑡𝑎𝑙 𝑑𝑖𝑒
第三代英特尔酷睿处理器-四核心，包含14.8亿个晶体管。在99％的良率下，会有148万个晶体管有缺陷 - 目标是99.99996％的良率或6 Sigma（6𝜎）。良率必须非常高 - 良率关键在于过程控制和缺陷。如果良率足够高，EUV芯片的制造成本主要取决于生产率（吞吐量）。更好的节距分辨率是必要的，但不足以实现HVM。
可以影响良率的主要过程变化之一是边缘位置误差（EPE），当光刻胶线图案的边缘和侧壁显示意外的纳米级不规则时，就会发生这种情况。这些不规则是随机的，俗称线边粗糙（LER）伪像。LER伪像可能严重影响尺寸控制，因为随着器件尺寸继续缩小，随机LER波动的幅度开始与线图案容忍度竞争。LER的控制对于推进器件性能和制造良率都至关重要。LER可以由加工流程中的多种因素引起，包括光刻和蚀刻步骤中的错误以及光刻胶化学性质的纳米级变化。EUVL行业需要更好地了解LER的原因以及缓解这些问题的新工具。
减少线/空间光刻胶修正误差的一种策略是通过定向自组装（DSA），因为它可以修复小于节距的缺陷。
EUV + DSA的工作原理示例：EUV、DSA和自对准双重图案（SADP）在金属节距为18纳米和21纳米时的协同组合的案例研究。
围绕EUV光刻胶的关键点是，单元大小的缩小需要新颖的工艺架构、新颖的器件材料和积极的互连节距缩小到12纳米。如果芯片良率足够高，EUVL半导体芯片的成本主要受生产率（吞吐量）限制。良率主要由导致边缘位置错误的随机过程变化决定。金属氧化物光刻胶平台在紧凑节距下显示出令人印象深刻的分辨率和缺陷性能，而DSA在光刻胶的系统性和随机性变化方面起到了根本性的改进作用。
必须对每一种当前的过程变化进行实验探讨，而NIST的计量能力和专业知识在这些活动中起着关键作用。有关过程变化的实验探测的四个主要子部分是：
1）需要评估数百亿特征之间的过程变化，因此需要高吞吐量的实验方法，可能类似于高谐波发生（HHG）装置
2）在光刻胶中对随机缺陷进行化学定性是一种不可或缺的工具 - 这种分析可以在同步辐射源中完成
3）需要在每个长度尺度上探测过程变化，越来越多地是在三维中。请注意，可以使用原子探针层析成像（APT）技术来完成这项工作
4）在这些小长度尺度下，表面和界面占主导地位，因此不存在锐利的界面。
对于光刻胶，行业研究和展望主要有这一系列的需求需要解决。
a）具有更高量子产率和更高对比度的新型光刻胶；
b）光刻胶/底层的特性和缺陷形成的起源；
c）MOx光刻胶中随机缺陷的化学定性；
d）有机光刻胶的缺陷废料减轻策略；
e）有机光刻胶的干法开发技术。这个需求在EUVL制造从低数值孔径（NA）向高数值孔径（High-NA）和更高的过程中尤为重要
