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棋子 · 2019年10月16日

flush掉5条指令的话，会对CPI产生什么样的影响？不是应该是1.25么

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棋子 · 2019年10月16日

return address 被哪些指令使用呢？

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棋子 · 2019年10月16日

RAS是不是和调用子程序时的压栈重复了

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棋子 · 2019年10月16日

PC的低10bit能索引1024个entry的BTB吗？

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棋子 · 2019年10月16日

什么是 Speculation access？CPU又是在什么情况下会发起Speculation access？

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棋子 · 2019年10月16日

关于如何对TLB进行索引

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棋子 · 2019年10月16日

为什么page要越小越好

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棋子 · 2019年10月16日

多级页表的意义理解较模糊

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棋子 · 2019年10月16日

多级page table是否可以用一级page table代替

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棋子 · 2019年10月16日

为什么物理地址和虚拟地址不能一一对应？

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棋子 · 2019年10月16日

不同架构处理器page size或是page table的级数不同，如何最优的page size与page table组合？

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棋子 · 2019年10月16日

为什么物理地址编译后不能动态的修改物理地址空间

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棋子 · 2019年10月16日

二级页表大小设置问题

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棋子 · 2019年10月16日

MMU和MPU的区别是什么?

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棋子 · 2019年10月16日

那thoughput和latency的关系是什么？

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棋子 · 2019年10月16日

可以举例说明什么是out of order的pipeline结构吗

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棋子 · 2019年10月16日

存储器访问顺序的问题1

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棋子 · 2019年10月16日

存储器访问顺序的问题2

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棋子 · 2019年10月16日

cache way 和set的概念不理解

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棋子 · 2019年10月16日

ARM架构下的L1和L2 cache结构有什么联系1

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棋子 · 2019年10月16日

ARM架构下的L1和L2 cache结构有什么联系？

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棋子 · 2019年10月16日

什么时候会触发cache linefill?

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棋子 · 2019年10月16日

cache coherency logic，为什么只把Dcache复制到tag，而不复制Icache？

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棋子 · 2019年10月14日

问device memory bufferable

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棋子 · 2019年10月11日

请教：最近需要使用cortex-a8中PMU进行cycle计数，但是始终不能产生PMCCNTR的溢出中断

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棋子 · 2019年10月11日

如何查找 Cortex M7 的指令执行周期？

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棋子 · 2019年08月13日

在有rtl之前，只知道芯片估计的规模，如何估算功耗?

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