棋子 · 2019年10月16日

ARM架构下的L1和L2 cache结构有什么联系1

Arm芯片设计后端

以A15为例，假设L1 cache是2way 4set的 cache type，而L2 cache的空间会比L1大很多，那么L2 cache会是什么样的结构呢？是不是需要cache line的大小一样？或者需要与L1相对应吗，比如也是4set的？

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极术小姐姐 · 2019年10月16日

通常来说cacheline的size都是一样的，比如都是64 byte的，对set数目没有要求

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